半导体芯片、半导体集成电路、半导体系统以及驱动半导体系统的方法技术方案

描述了一种包括半导体集成电路或半导体芯片的半导体系统、以及驱动所述半导体系统的方法。所述半导体集成电路包括：多个半导体芯片；至少一个第一芯片通孔，所述至少一个第一芯片通孔适用于穿通多个半导体芯片、并且在多个半导体芯片之间传递源ID码；多个第二芯片通孔，所述多个第二芯片通孔适用于穿通多个半导体芯片、并且在多个半导体芯片之间传递多个芯片选择信号，其中，半导体芯片通过选择用于半导体芯片的唯一ID码和当半导体芯片故障时用于预设的半导体芯片的可替选的ID码中的一个响应于芯片ID码而将芯片选择信号中的一个用作内部芯片选择信号。

【技术实现步骤摘要】
半导体芯片、半导体集成电路、半导体系统以及驱动半导体 系统的方法 相关申请的交叉引用 本申请要求2013年4月19日提交的申请号为10-2013-0043283的韩国专利申请 的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施涉及一种半导体设计技术，更具体而言，涉及一种半导体芯 片、包括半导体芯片的半导体集成电路、包括半导体集成电路的半导体系统以及一种驱动 半导体系统的方法。
技术介绍
总体来说，半导体集成电路的封装技术一直在不断开发，以满足半导体集成电路 的小型化及其安装可靠性的要求。近来，各种层叠封装技术已经被开发，以满足小尺寸和多 功能的电气/电子产品的要求。 在半导体行业中使用的层叠涉及垂直地层叠至少两个半导体芯片或封装体。例 如，在半导体存储器件的情况下，可以通过层叠封装来实施存储容量是半导体集成工艺期 间可以实施的存储容量的两倍或更多倍的产品。另外，由于层叠封装可以具有诸如存储容 量、安装密度和安装面积的利用率增大等优点，所以已经加速对层叠封装的研究和开发。 层叠封装可以通过将各半导体芯片层叠、然后逐一将层叠的半导体芯片封装的方 法、以及将封装的半导体芯片分别层叠的方法来大规模制造。层叠封装的各半导体芯片经 由金属线、穿硅通孔（TSV)等彼此电连接。具体地，利用穿硅通孔的层叠封装具有如下结构： 其中半导体芯片经由形成在半导体芯片中的穿硅通孔而彼此垂直地物理连接和电连接。 同时，在具有层叠封装结构的半导体集成电路中，可以将不同的芯片ID分配给层 叠的半导体芯片以便在层叠的半导体芯片之中选择期望的半导体芯片。换言之，当在每个 芯片ID被分配给层叠的半导体芯片的状态下将芯片选择码从外部控制器施加到半导体集 成电路时，可以基于之前分配的芯片ID来选择预先布置的半导体芯片。 图1说明传统的半导体集成电路的配置。 本说明书描述了例如具有四裸片封装（quad die package，QDP)的半导体集成电 路，其中四裸片封装中层叠有四个半导体芯片。 参见图1，一种半导体集成电路包括：第一半导体芯片至第四半导体芯片1〇、20、 30以及40,它们经由第一芯片通孔组TSV00和TSV01以及第二芯片通孔组TSV10、TSV11、 TSV12和TSV13而彼此垂直地层叠和电连接。在这种配置下，仅第一半导体芯片10与外部 连接，而第二半导体芯片至第四半导体芯片20、30以及40经由第一半导体芯片10与外部 连接。 第一半导体芯片至第四半导体芯片10、20、30以及40中的每个包括唯一 ID分配 单元、译码器、芯片选择信号输入单元以及第一焊盘至第四焊盘。唯一 ID分配单元11、21、 31以及41分配其自己的唯一 ID码ID_SLICE〈0:1>。译码器13、23、33以及43将从唯一 ID 分配单元11中输出的唯一 ID码ID_SLICE〈0:1>译码以产生芯片ID码DEC_SLICE〈0:3>。 芯片选择信号输入单元15、25、35以及45响应于芯片ID码DEC_SLICE〈0:3>而选择第一芯 片选择信号至第四芯片选择信号CSO#、CS1#、CS2#以及CS3#中的任何一个，并且将选中的 芯片选择信号作为内部芯片选择信号CS#_SEL输出。第一焊盘至第四焊盘roo、roi、H)2以 及PD3分别接收第一芯片选择信号至第四芯片选择信号CSO#、CS1#、CS2#以及CS3#。 在这种情况下，唯一 ID分配单元11、21、31以及41将从相邻的半导体芯片的唯一 ID分配单元中传送的源ID码UP_SLICE〈0: 1>作为唯一 ID码ID_SLICE〈0: 1>输出，并且对 唯一的ID码ID_SLICE〈0:1>递增或递减计数以经由第一芯片通孔组TSV00和TSV01被传 送到另一个相邻的半导体芯片。例如，包括在第一半导体芯片10中的唯一 ID分配单元11 产生'00'唯一 ID码ID_SLICE〈0:1>，并且对唯一 ID码ID_SLICE〈0:1>递增计数以将'01' 源ID码UP_SLICE〈0: 1>经由第一芯片通孔组TSV00和TSV01传送到第二半导体芯片20的 唯一 ID分配单元21。包括在第二半导体芯片20中的唯一 ID分配单元21产生与'01'源 ID 码 UP_SLICE〈0:1> 相对应的 '01' 唯一 ID 码 ID_SLICE〈0:1>，并且对'01' 唯一 ID 码 ID_ SLICE〈0:1>递增计数以产生'10'源ID码UP_SLICE〈0:1>传送到第三半导体芯片30的唯 一 ID分配单元31。包括在第三半导体芯片30中的唯一 ID分配单元31产生与'10'源ID 码 UP_SLICE〈0:1> 相对应的 '10' 唯一 ID 码 ID_SLICE〈0:1>，并且对 '10' 唯一 ID 码 ID_ SLICE〈0:1>递增计数以产生'11'源ID码UP_SLICE〈0:1>传送到第四半导体芯片40的唯 一 ID分配单元41。第四半导体芯片40的唯一 ID分配单元41产生与'11'源ID码UP_ SLICE〈0:1>相对应的唯一 ID码ID_SLICE〈0:1>。其间，包括在第一半导体芯片10中的唯 一 ID分配单元11被设计成产生具有预定值的唯一 ID码ID_SLICE〈0:1> (例如，'00'），因 为源ID码UP_SLICE〈0:1>的输入端浮置。 另外，译码器13、23、33以及43是已知技术，并且因此将省略其详细描述。 图2说明芯片选择信号输入单元15、25、35以及45的内部配置。 参见图2,芯片选择信号输入单元15、25、35以及45具有相同的配置，因此下面将 代表性地仅仅描述包括在第一半导体芯片10中的芯片选择信号输入单元15。 芯片选择信号输入单元15包括：第一缓冲器单元至第四缓冲器单元BUFO、BUF1、 BUF2以及BUF3、芯片选择信号传送单元15_1、以及内部芯片选择信号发生单元15_3。第一 缓冲器单元至第四缓冲器单元BUF0、BUF1、BUF2以及BUF3中的每个被配置成将经由第一焊 盘至第四焊盘roo、roi、ro2以及PD3输入的第一芯片选择信号至第四芯片选择信号CS0#、 CS1#、CS2#以及CS3#缓冲。芯片选择信号传送单元15_1被配置成响应于芯片ID码DEC_ SLICE〈0: 3>而选择性地传送第一缓冲器单元至第四缓冲器单元BUF0、BUF1、BUF2以及BUF3 的输出信号。内部芯片选择信号发生单元15_3被配置成将芯片选择信号传送单元15_1的 输出信号逻辑组合以产生内部芯片选择信号CS#_SEL。 在本文中，芯片选择信号传送单元15_1包括：第一路径选择单元INV0和INV1， 所述第一路径选择单元INV0和INV1被配置成响应于芯片ID码DEC_SLICE〈0:3>之中的 第一码DEC_SLICE〈0>而选择性地传送第一缓冲器单元BUR)的输出信号；第二路径选择 单元IN本文档来自技高网...

【技术保护点】
一种半导体芯片，包括：标识ID选择控制单元，所述ID选择控制单元适用于产生ID选择信号，所述ID选择信号用于选择用于所述半导体芯片的唯一ID码和用于当所述半导体芯片故障时预设的半导体芯片的可替选的ID码中的一个；以及芯片ID码发生单元，所述芯片ID码发生单元适用于通过响应于所述ID选择信号而选择所述唯一ID码和所述可替选的ID码中的一个来产生芯片ID码；以及芯片选择信号输入单元，所述芯片选择信号输入单元适用于通过响应于所述芯片ID码而选择多个芯片选择信号中的一个来产生内部芯片选择信号。

【技术特征摘要】
2013.04.19 KR 10-2013-00432831. 一种半导体芯片，包括： 标识ID选择控制单元，所述ID选择控制单元适用于产生ID选择信号，所述ID选择信 号用于选择用于所述半导体芯片的唯一 ID码和用于当所述半导体芯片故障时预设的半导 体芯片的可替选的ID码中的一个；以及 芯片ID码发生单元，所述芯片ID码发生单元适用于通过响应于所述ID选择信号而选 择所述唯一 ID码和所述可替选的ID码中的一个来产生芯片ID码；以及 芯片选择信号输入单元，所述芯片选择信号输入单元适用于通过响应于所述芯片ID 码而选择多个芯片选择信号中的一个来产生内部芯片选择信号。2. 如权利要求1所述的半导体芯片，还包括： 唯一 ID分配单元，所述唯一 ID分配单元适用于通过对分配给相邻的半导体芯片的唯 一 ID码递增计数或递减计数来产生所述唯一 ID码；以及 可替选的ID分配单元，所述可替选的ID分配单元适用于产生与分配给另一个半导体 芯片的唯一 ID码相对应的可替选的ID码。3. 如权利要求2所述的半导体芯片，其中，所述唯一 ID分配单元包括加法器或减法器。4. 如权利要求2所述的半导体芯片，其中，所述可替选的ID分配单元包括熔丝电路以 响应于第一原始信号来编程所述可替选的ID码，所述第一原始信号通过将地址、命令以及 所述内部芯片信号译码而产生。5. 如权利要求2所述的半导体芯片，其中，所述可替选的ID分配单元包括锁存器单元， 所述锁存器单元将第一原始信号锁存以输出所述可替选的ID码，所述第一原始信号通过 将地址、命令以及所述内部芯片选择信号译码而产生。6. 如权利要求1所述的半导体芯片，其中，所述ID选择控制单元包括熔丝电路以响应 于第二原始信号而编程所述ID选择信号，所述第二原始信号通过将地址、命令以及所述内 部芯片选择信号译码而产生。7. 如权利要求1所述的半导体芯片，其中，所述ID选择控制单元包括锁存器单元，所述 锁存器单元将第二原始信号锁存以输出ID选择信号，所述第二原始信号通过将地址、命令 以及所述内部芯片选择信号译码而产生。8. 如权利...

【专利技术属性】
技术研发人员：高在范，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR