本发明专利技术描述测量初始化电路。可通过两个停止信号中的任一者来停止开始信号穿过可变延迟线的传播。一个停止信号对应于参考时钟信号的上升沿。第二停止信号对应于所述参考时钟信号的下降沿。响应于所述第一停止信号及所述第二停止信号中的最先到达者而停止所述开始信号传播。因此，在一些实例中，可响应于所述参考时钟信号的上升或下降沿而停止穿过可变延迟线的开始信号传播。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术描述测量初始化电路。可通过两个停止信号中的任一者来停止开始信号穿过可变延迟线的传播。一个停止信号对应于参考时钟信号的上升沿。第二停止信号对应于所述参考时钟信号的下降沿。响应于所述第一停止信号及所述第二停止信号中的最先到达者而停止所述开始信号传播。因此，在一些实例中，可响应于所述参考时钟信号的上升或下降沿而停止穿过可变延迟线的开始信号传播。【专利说明】测量初始化电路
本专利技术的实施例大体来说涉及半导体存储器，且特定来说涉及可用于(举例来 说)延迟锁定回路中的测量初始化电路。
技术介绍
在同步集成电路中，所述集成电路可通过外部时钟信号时控且在相对于所施加时 钟信号的上升及下降沿的预定时间处执行操作。同步集成电路的实例包含同步存储器装 置，例如，同步动态随机存取存储器(“SDRAM”)、同步静态随机存取存储器(“SSRAM”)及 包化存储器(像SLDRAM及RDRAM)，且还包含其它类型的集成电路，例如，微处理器。可通过 外部时钟信号确定在同步存储器装置外部的信号的时序，且存储器装置内的操作通常与外 部操作同步。举例来说，可与外部时钟信号同步地将数据输出置于存储器装置的数据总线 上，且存储器装置可在适当时间处输出数据。为了以适当时序输出数据，可响应于外部时钟 信号而开发内部时钟信号，且通常将所述内部时钟信号施加到存储器装置中所含有的锁存 器以对数据进行时控。内部时钟信号及外部时钟必须经同步以确保所述内部时钟信号在适 当时间处对所述锁存器进行时控以成功地捕获命令。在本说明中，“外部”是指存储器装置 外侧的信号及操作，且“内部”是指存储器装置内的信号及操作。此外，虽然本说明中的实 例是针对同步存储器装置，但本文中所描述的原理同样适用于其它类型的同步集成电路。为了在现代同步存储器装置中使外部及内部时钟信号同步，已考虑及利用若干种 不同方法，包含延迟锁定回路(“DLL”)，如所属领域的技术人员将了解。如本文中所使用， 术语同步包含一致的信号及相对于彼此具有所要延迟的信号。图1是用于提供紧密匹配输 入时钟信号与输出时钟信号之间的相位差的近似延迟的常规DLL电路100的示意性图解 说明。DLL电路100使用操作以反馈相位差相关信号的反馈配置来控制用于提前或延迟一 个时钟信号的时序以“锁定”到第二时钟信号的一个或一个以上延迟线(例如，可变延迟线 112)。最初将外部时钟信号施加到DLL电路100且其由输入缓冲器104接收，输入缓冲 器104将经缓冲时钟信号DLY_REF提供到DLL电路100。由于输入缓冲器104的传播延迟 而使DLY_REF信号相对于所述外部时钟信号延迟。接着，将DLY_REF信号施加到可变延迟 线112，其包含由移位寄存器120选择以应用所测量延迟来调整DLY_REF信号的相位的若干 个延迟级。移位寄存器120响应于从相位检测器130接收到控制信号而通过提供移位控制 信号134来控制对可变延迟线112的调整。响应于移位控制信号134，可变延迟线112应用 所测量延迟以将DLY_REF信号的相位调整为接近用于实现相位锁定条件的所要相位。可变 延迟线112产生输出信号CLK_0UT，将输出信号CLK_0UT的相位与DLY_REF信号进行比较以 确定是否已实现锁定条件。将所述CLK_0UT信号提供到模型延迟电路140，其重复在所施加 外部时钟信号传播穿过延迟回路时添加到所述信号的固有延迟，例如输入缓冲器104延迟 加可在DLL之后发生的输出路径延迟。接着，模型延迟电路140将反馈信号DLY_FB提供到 相位检测器130。相位检测器130将DLY_REF信号与DLY_FB信号的相位进行比较以产生到移位寄存器120的移位选择信号132以控制可变延迟线112。当DLY_FB信号领先DLY_REF 信号时，所述移位选择信号指示移位寄存器120增加可变延迟线112的延迟，或在相反情况 中减少延迟。可通过添加或减去在可变延迟线112中使用的若干个级来增加或减少延迟， 其中可变延迟线112包含若干个延迟级。以此方式，DLL100可使内部时钟信号CLK_OUT与 外部时钟信号同步。如上文所描述，DLL100可花费一定量的时间来实现“锁定”条件。如果最初将可 变延迟线112设定到近似使内部及外部时钟信号同步所预期的所需延迟的延迟，那么可缩 短此时间。对于锁定目的来说最小延迟可为优选的，这是因为消耗较低功率。为了提供此 初始延迟，一些DLL电路可包含测量初始化能力。图2是包含用于测量初始化的电路的DLL 的一部分的示意性图解说明。为了突出测量初始化电路，图2中并未展示全部的DLL电路 (例如，相位检测器)。将外部时钟信号提供到输入缓冲器201以产生ref_clk信号。将ref_clk信号提 供到多路复用器203的输入。多路复用器203可选择对应于从控制器210接收的控制信号 MUX的输入。最初，多路复用器203可经配置以允许将ref_clk信号提供到可变延迟线205。 可变延迟线205可最初经设定以提供最小延迟，所述最小延迟经设定以最小化图2中所展 示的W时间，使得可使用最小延迟级。可响应于来自控制器210的控制信号vdl_Cntrl而 以此方式设定可变延迟线205。在ref_clk信号通过可变延迟线205之后，将其提供到模 型延迟212。模型延迟212可通常对在延迟回路外侧的延迟(例如来自输入缓冲器的延迟 等)进行建模。接着，模型延迟212将信号提供到tA。修整块214。tA。修整块214可通常补 偿如由特定系统指定的存取时间延迟。接着，tAC修整块214可将信号提供到锁存器216，从 而将所接收信号转换为信号(例如，沿或脉冲)，即‘开始’信号。可将‘开始’信号提供到 缓冲器218，缓冲器218接着可将所述信号提供到多路复用器203的第二输入。多路复用器 可经控制以接着将‘开始’信号提供到可变延迟线205。以此方式，‘开始’信号开始传播穿 过可变延迟线205。还可将ref_clk信号直接提供到tA。修整块214。接着，tAC修整块214可将经延 迟信号提供到锁存器220，锁存器220可将ref_clk信号转换为称为‘停止’信号(例如，沿 或脉冲)的信号。可将‘停止’信号提供到缓冲器222且接着将其提供到可变延迟线205 的各级中的锁存器。以此方式，在‘停止’信号传播穿过可变延迟线205时，‘停止’信号可 停止(例如，锁存)‘开始’信号。关于在接收‘停止’信号之前‘开始’信号传播穿过的级 的数目的信息可由可变延迟线205以指示在其处锁存‘开始’信号的级的vdljneas信号的 形式提供。因此，控制器210可设定可变延迟线205以通过vdl_cntl信号使用所述数目个 级。以此方式，可将可变延迟线205初始化到特定数目个级。在正常操作期间，多路复用器203经配置以选择将提供到可变延迟线205的ref_ elk输入。可将可变延迟线205的输出提供到输出缓冲器225以产生经同步输出信号。虽 然图2中未展示，但回想起可使用相位检测器来将ref_clk信号与clk_fb信号的相位比较 且在操作期间调整可变延迟线205的延迟。在锁定之后，外部时钟信号与经同步输出信号 之间的延迟可为N*tCK。图3本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：阿伦·威利，马炎涛，
申请(专利权)人：美光科技公司，
类型：
国别省市：
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