SRAM的IP地址建立时间的测量电路和方法技术

本发明专利技术公开了一种SRAM的IP地址建立时间的测量电路，包括相同的第一和二SRAM；第一SRAM的数据和地址输入端都连接地址输入信号，时钟输入端连接第一时钟信号，数据输出端连接到第二SRAM的地址输入端；第二SRAM的数据输入端连接数据输入信号，时钟输入端连接第二时钟信号，数据输出端连接D触发器的D端；D触发器的时钟输入端连接第三时钟信号，Q端输出数据输出信号。利用第一和二时钟信号测量出包括SRAM延时的IP地址建立时间测量值；利用第二和第三时钟信号测量出SRAM延时；最后相减得到IP地址建立时间。本发明专利技术还公开了一种SRAM的IP地址建立时间的测量方法。本发明专利技术能提高测量的准确性。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路设计领域，特别是涉及一种SRAM的IP地址建立时间的测量电路，本专利技术还涉及一种SRAM的IP地址建立时间的测量方法。
技术介绍
如图1所示，是现有SRAM的IP地址建立时间的测量电路图；现有SRAM的IP地址建立时间的测量电路包括：被测试的静态随机存储器(SRAM)101，数据输入信号D通过组合逻辑电路(CombinationalLogic)102a连接到SRAM101的数据输入端即D端，地址输入信号A通过组合逻辑电路102b输入到D触发器(DFF)103a的D端，D触发器103a的Q端连接到SRAM101的地址输入端即A端；SRAM101的数据输出端即Q端连接到D触发器103b的D端，D触发器103b的Q端输出数据输出信号DOUT。时钟信号CLKI连接到D触发器103a的时钟输入端，时钟信号CLKM连接到SRAM101的时钟输入端即CLK端，时钟信号CLKO连接到D触发器103b的时钟输入端。进行IP地址建立时间的测试时采用如下方法：首先，利用时钟信号CLKI和CLKM的设置测量得到IP地址建立时间测量值Tas(testing)。其次、地址输入信号A输入到SRAM101的A端的路径中还包括延时路径，该延时路径为D触发器103a，D触发器103a会产生Tdelay的延时，故需要将测量值Tas(testing)减去该延时才能得到IP地址建立时间实际值Tas，公式为：Tas＝Tas(testing)–Tdelay。上述公式中，Tdelay无法准确计算，原因为：各位地址的DFF输出负载不同；数字流程报出的Tdelay不够精确。这样使得最后测得的Tas也不准确。
技术实现思路
本专利技术所要解决的技术问题是提供一种SRAM的IP地址建立时间的测量电路，能提高SRAM的IP地址建立时间测量的准确性。为此，本专利技术还提供一种SRAM的IP地址建立时间的测量方法。为解决上述技术问题，本专利技术提供的SRAM的IP地址建立时间的测量电路包括：第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同。所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端。所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端。所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号。利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和。利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时。利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。进一步的改进是，在版图上所述第一SRAM和所述第二SRAM靠近放置。进一步的改进是，测量所述第一SRAM延时和所述IP地址建立时间的和包括如下步骤：所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平。加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端。加入所述第二时钟信号，采用逐步逼近的方法设置所述第二时钟信号的第一个上升沿位置，使所述第二时钟信号的第一个上升沿位置在能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值的条件下使所述第二时钟信号的第一个上升沿和所述第一时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第一SRAM延时和所述IP地址建立时间的和。进一步的改进是，测量所述第二SRAM延时包括如下步骤：所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平。加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端。加入所述第二时钟信号，所述第二时钟信号的第一个上升沿位置能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值。加入所述第三时钟信号，采用逐步逼近的方法设置所述第三时钟信号的第一个上升沿位置，使所述第三时钟信号的第一个上升沿位置在能保证使所述数据输出信号切换为所述数据输入信号的值的条件下使所述第三时钟信号的第一个上升沿和所述第二时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第二SRAM延时。为解决上述技术问题，本专利技术提供的SRAM的IP地址建立时间的测量方法包括如下步骤：步骤一、设置测量电路，所述测量电路包括第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同。所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端。所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端。所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号。步骤二、利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和。步骤三、利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时。步骤四、利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。本专利技术采用和被测SRAM即第二SRAM结构相同的SRAM即第一SRAM作为被测SRAM的地址输入端的延伸路径，由于包括延伸路径的延时和本文档来自技高网...

【技术保护点】
一种SRAM的IP地址建立时间的测量电路，其特征在于，包括：第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同；所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端；所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端；所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号；利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和；利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时；利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。

【技术特征摘要】
1.一种SRAM的IP地址建立时间的测量电路，其特征在于，包括：第一SRAM和
第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相
同；
所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM
的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM
的地址输入端；
所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连
接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端；
所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输
出信号；
利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第
一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立
时间的和；
利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时；
利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述
第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所
述第二SRAM延时得到所述IP地址建立时间。
2.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：所
述数据输入信号通过组合逻辑电路连接到所述第二SRAM的数据输入端。
3.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：所
述地址输入信号通过组合逻辑电路连接到所述第一SRAM的数据输入端和地址输入端。
4.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：在
版图上所述第一SRAM和所述第二SRAM靠近放置。
5.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：测
量所述第一SRAM延时和所述IP地址建立时间的和包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时
钟信号和所述第三时钟信号都保持为低电平；
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信

\t号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址
输入端；
加入所述第二时钟信号，采用逐步逼近的方法设置所述第二时钟信号的第一个上
升沿位置，使所述第二时钟信号的第一个上升沿位置在能保证使所述第二SRAM的数
据输出端输出所述数据输入信号的值的条件下使所述第二时钟信号的第一个上升沿
和所述第一时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第
一SRAM延时和所述IP地址建立时间的和。
6.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：测
量所述第二SRAM延时包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时
钟信号和所述第三时钟信号都保持为低电平；
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信
号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址
输入端；
加入所述第二时钟信号，所述第二时钟信号的第一个上升沿位置能保证使所述第
二SRAM的数据输出端输出所述数据输入信号的值；
加入所述第三时钟信号，采用逐步逼近的方法设置所述第三时钟信号的第一个上
升沿位置，使所述第三时钟信号的第一个上升沿位置在能保证使所述数据输出信号切
换为所述数据输入信号的值的条件下使所述第三时钟信号的第一个上升沿和所述第
二时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第二SRAM
延时。
7.一种SRAM的IP地址建立时间的测...

【专利技术属性】
技术研发人员：钱一骏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31