半导体集成电路制造技术

本发明专利技术提供了一种根据本发明专利技术的示例性方面的半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收。第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到数据之后的第一预定时段期间第一开关持续接通。

【技术实现步骤摘要】
半导体集成电路本申请是分案申请，原案的国家申请号为201010279144.7，申请日为2010年9月8日，专利技术名称为“半导体集成电路”。引用合并本申请基于并且要求2009年9月8日提交的日本专利申请No.2009-206881的优先权的权益，其全部公开内容通过引用合并于此。
本专利技术涉及半导体集成电路，并且更具体地，涉及适合于电源噪声降低的半导体集成电路。
技术介绍
在半导体集成电路中，存在下述问题：当在用于收发机之间的数据传输的信号线上出现电源噪声时，不能准确地执行收发机之间的数据传输。为了降低电源噪声，已经要求降低信号线的阻抗。因此，已经提供了例如ODT(片上终端)技术的对策来降低用于收发机的数据接收的信号线上的电源噪声(JEDEC标准，DDR2SDRAM规范JESD79-2E(JESD79-2D版本)，2008年4月，JEDEC固态技术协会)。具体地，用于在收发机之间双向发送数据的双向信号线被装备有终端电路，在每个收发机中，该终端电路在接收数据时切通ODT功能，并且不接收数据时切断ODT功能。
技术实现思路
然而，在现有技术中，在通过双向信号线在收发机之间进行数据传输的情况下，当作为数据接收侧的接收机电路在接收到数据之后切断ODT功能时，由于电源电压的突然波动而导致在双向信号线上出现电源噪声。当在电源噪声收敛之前接收机电路将ODT功能从关闭状态切换到开启状态以接收另一数据时，该另一数据受到电源噪声的影响。本专利技术人已经发现了现有技术中的问题，如上所述，不能准确地执行数据的发送和接收。本专利技术的第一示例性方面是半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收，其中第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，该第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到该数据之后的第一预定时段期间，第一开关持续接通。通过如上所述的电路结构，能够通过降低电源噪声来准确地执行数据的发送和接收。根据本专利技术的示例性方面，能够提供一种能够准确地执行数据的发送和接收的半导体集成电路。附图说明结合附图从特定示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，在附图中：图1图示了根据本专利技术的第一示例性实施例的半导体集成电路；图2图示了根据本专利技术的第一示例性实施例的半导体集成电路；图3是描绘根据本专利技术的第一示例性实施例的半导体集成电路的操作的时序图；以及图4图示了根据本专利技术的第二示例性实施例的半导体集成电路。具体实施方式在下面参考附图来详细地描述本专利技术的具体示例性实施例。在附图中用相同的附图标记来表示相同的组件，并且为了解释的清楚，适当地省略重复的解释。[第一示例性实施例]参考附图，将描述根据本专利技术的第一示例性实施例的半导体集成电路。本专利技术能够应用于下述电路，该电路包括第一收发机、第二收发机以及用于在第一收发机和第二收发机之间双向地发送数据的信号线(在下文中，简称为“双向信号线”)，并且具有ODT功能。在该示例性实施例中，在下文中解释了以下情况，其中，图1中示出的电路包括Soc(片上系统)电路和SDRAM(同步动态随机存取存储器)电路，并且通过双向信号线在SoC电路和SDRAM之间执行数据传输。图1图示了根据本专利技术的第一示例性实施例的半导体集成电路。图1中示出的电路包括SoC电路(第一收发机)100和SDRAM电路(第二收发机)101。以DDR(双数据速率)模式在SoC电路100和SDRAM电路101之间执行数据传输。首先，将描述根据本专利技术的第一示例性实施例的半导体集成电路的电路结构。SoC电路100向SDRAM电路101输出2比特的时钟信号CK和作为时钟信号CK的差分信号的2比特的时钟信号CKB。SoC电路100进一步向SDRAM电路101输出包括用于SDRAM电路101的每个地址的命令的16比特的控制信号CMD。注意，SDRAM电路101接收与时钟信号CK和CKB同步的控制信号CMD。在SoC电路100和SDRAM电路101之间双向地发送和接收32比特的数据DQ、4比特的选通信号DQS以及作为选通信号DQS的差分信号的4比特的选通信号DQSB中的每一个。作为SoC电路100和SDRAM电路101中的一个的接收机电路接收与选通信号DQS和DQSB同步的数据DQ。注意，上述信号名称还表示相应的信号线名称。图2中示出的电路示出了作为选通信号线DQS[3:0]和DQSB[3:0]以及数据信号线DQ[31:0]中的一个的1比特双向信号线以及图1中示出的电路的相应的外围电路。在该示例性实施例中，在下文中解释其中1比特双向信号线是数据信号线DQ[0]的情况。如上所述，数据信号线DQ[0]被连接在SoC电路100和SDRAM101之间。SoC电路100包括外部端子201、缓冲器202、缓冲器203、具有ODT功能的终端电路(第一终端电路)204、控制电路205以及反相器206，该控制电路205输出控制信号(第一控制信号)200以控制终端电路204的ODT功能被接通和断开。终端电路204包括电阻器(第一电阻器)207、电阻器208、开关(第一开关)209以及开关210。在该示例性实施例中，解释了其中开关209是P沟道MOS晶体管并且开关210是N沟道MOS晶体管的情况。在SoC电路100中，数据信号线DQ[0]通过外部端子201被连接到缓冲器202的输入端子和缓冲器203的输出端子。终端电路204被设置在外部端子201和缓冲器202之间。在终端电路204中，将开关209和电阻器207串联地连接在高电势侧电源端子VDD与位于连接外部端子201和缓冲器202的信号线上的结点N1之间。将开关210和电阻器208串联地连接在低电势侧电源端子VSS与结点N1之间。换言之，将开关209的源极端子连接到高电势侧电源端子VDD。将开关209的漏极端子连接到电阻器207的一个端子。将电阻器207的另一端子连接到电阻器208的一个端子。将电阻器208的另一端子连接到开关210的漏极端子。将开关210的源极端子连接到低电势侧电源端子VSS。将电阻器207的另一端子和电阻器208的一个端子共同地连接到结点N1。注意，可以互换(switcharound)在高电势侧电源端子VDD和结点N1之间串联连接的开关209和电阻器207。类似地，可以互换在低电势侧电源端子VSS和结点N1之间串联连接的开关210和电阻器208。将缓冲器202的输出端子连接到控制电路205的输入端子IN。将缓冲器203的输入端子连接到控制电路205的输出端子OUT。将控制电路205的输出端子C1连接到开关209的栅极端子，通过反相器206将控制电路205的输出端子C1连接到开关210的栅极端子。在其它的双向信号线中也采用这样的外围电路构造。注意，对这些双向信号线共同地设置控制电路205。接下来，将描述根据本专利技术的第一示例性实施例的半导体集成电路的操作。在下文中解本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一收发机和第二收发机，所述第一收发机和所述第二收发机通过信号线执行数据的发送和接收，其中所述第一收发机包括：第一终端电路，所述第一终端电路包括第一电阻器和第一开关，所述第一电阻器被设置在第一电源端子和所述信号线之间，所述第一开关控制流过所述第一电阻器的电流被导通和截止；以及控制电路，所述控制电路将第一控制信号输出到所述第一终端电路，使得当所述第一收发机接收数据时，所述第一开关被接通，当所述第一收发机发送数据时，所述第一开关被断开，并且当所述第一收发机在接收数据之后进一步接收另一数据时，在接收到所述数据之后的第一预定时段期间，所述第一开关持续接通，其中，所述第一预定时段是基于所述第一收发机的数据接收间隔而决定的，所述数据接收间隔设置为使得由于所述第一开关被接通和断开而发生的电源噪声在接收所述另一数据之前被收敛。

【技术特征摘要】
2009.09.08 JP 2009-2068811.一种存储器，包括：外部端子，所述外部端子被配置成接收数据，并且在预定间隔之后继续接收另一数据；终端电路，所述终端电路耦合到所述外部端子；以及存储器单元，所述存储器单元通过所述终端电路耦合到所述外部端子；其中，所述存储器接收控制信号，所述控制信号在所述间隔小于或等于预定阈值时切通所述终端电路的功能，并且在所述间隔超过所述预定阈值时切断所述功能。2.根据权利要求1所述的存储器，其中，所述间隔是根据所述数据的读取时延和所述另一数据的读取...

【专利技术属性】
技术研发人员：光明雅泰，饭塚洋一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP