半导体集成电路制造技术

本发明专利技术提供一种即使电源的启动慢也稳定地动作的半导体集成电路。使P沟道MOS晶体管（MP1）的源极电极（S）与电源连接，使其漏极电极（D）与耗尽型晶体管（ND1）的漏极电极（D）连接。并且，设置借助电阻（R1）使耗尽型晶体管（ND1）的源极电极（S）为电位VSS，并且使P沟道MOS晶体管与耗尽型晶体管双方的栅极电极（G）为电位VSS的电源起动电路部（11）。而且，构成为：使P沟道MOS晶体管（MP1）的漏极电极（D）与耗尽型晶体管（ND1）的漏极电极（D）的相互连接点作为恒流电路部（12）以及启动电路部（14）的电源节点，向恒流电路部（12）以及启动电路部（14）供给动作电源。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，尤其涉及起动恒流电路的半导体集成电路。
技术介绍
作为具备起动恒流电路的电路的半导体集成电路，例如，专利文献I公开了下述构成，即如图5所示，具备恒流电路部112，其包括由2个第I导电型的晶体管(P沟道MOS晶体管)Ml’、M2’构成的第I电流镜电路101’ ；和由2个第2导电型的晶体管(N沟道MOS晶体管)M3’、M4’构成的第2电流镜电路102’ ；以及启动电路114。图5所示的半导体集成电路构成为可以解决下述问题，即在使用了阈值电压Vt低的晶体管作为构成电流镜电路的晶体管的情况下，当电源电压上升慢时，不能向恒流电路供给启动电流，从而不能起动恒流电路这一问题。 S卩，对于图5所示的半导体集成电路而言，在向静电电容元件Cl’充入电荷前，晶体管M5’为ON状态(导通状态)，从而将晶体管M5’的导通电流作为启动电流供给给恒流电路部112，来使恒流电路部起动。起动后，节点N4’被充电为电源电压电平，晶体管M5’成为非导通状态，恒流电路部在规定的动作点稳定。这里，通过使用阈值电压Vt高的晶体管作为晶体管M7’，在电源上升慢的情况下，能够防止高温时的漏电流所导致的节点N4’的电位上升，其间，晶体管M5’的栅极-源极间电压(Vgs)超过Vt，向恒流电路部112供给起动电流。专利文献I :日本专利特开2009 - 140261号公报但是，对于上述现有的半导体集成电路而言，在电源的上升慢的情况下，通过晶体管M7’的亚阈值区域(也称为弱反型区域)中的电流，即晶体管M7’的栅极电压在Vt以下也在源极-漏极间流过的电流，对一端子与节点N4’连接的静电电容元件(电容器)Cl’进行充电。其结果，如图6中双点划线所示，节点N4’相对于电源电压VDD的上升斜率不同，但通过充电，具有上升的电位。在图6中，在从A点到B点之间，从VDD减去节点N4’的电位Vn4后的电位(VDD — VN4)是晶体管M5’的栅极-源极间电压Vgs。因此，在晶体管M5’的栅极-源极间电压Vgs (记作Vgs5)与晶体管M7’的栅极-源极间电压Vgs (记作Vgs7)中产生Vn4的电位差。已知晶体管M7’的弱反型区域中的漏极电流具有相对于栅极-源极间电压Vgs的增加以指数函数增加的特性。因此，晶体管M7’的Vgs7 (= VDD)与晶体管M5’的Vgs5 (=VDD - VN4)的差，对于恒流电路的起动电流的插入很重要。上述现有的恒流电路的起动电流插入期间是从VDD的上升超过图6的A点(恒流电路的动作开始点)起,超过晶体管M7’的Vt，通过强反型区域的漏极电流而N4’被充电为VDD的电位为止的期间，通过该期间的经过，完成起动电流的供给。因此，上述现有的恒流电路的晶体管M5’的Vgs5依赖于N4’的电位Vn4，所以也可以考虑到下述情况，即不清楚在从A点到B点之间，晶体管M5’的Vgs5与晶体管M7’的Vgs7相比，是否达到能够流恒流电路的起动电流的电压Vgs。S卩，也可以认为在现有的恒流电路中，在电源电压VDD的上升速度慢的情况下，由于对电容器Cl’充入的电荷量的上升，节点N4’的电位上升，在恒流电路部112起动前，晶体管M5’成为OFF，因此需要提出更稳定地动作的起动电路构成。
技术实现思路
本专利技术为了解决上述的课题而提出，其目的在于提供电源电压的上升慢的情况下，也能够稳定且可靠地使恒流电路起动的半导体集成电路。为了达成上述目的，方案I所述的专利技术是一种半导体集成电路，其具备恒流电路，包括 第I电流镜电路，其由第I晶体管以及第2晶体管构成；和第2电流镜电路，其由与流入来自所述第I晶体管的电流的第I节点连接的第3晶体管、以及与流入来自所述第2晶体管的电流的第2节点连接的第4晶体管构成；启动电路，其包括将所述第I节点的电位作为控制电压的第6晶体管；与流入来自所述第6晶体管的电流的第3节点连接，且使栅极电极为接地电位的第7晶体管；与流入来自所述第7晶体管的电流的第4节点连接的静电电容元件；和将所述第4节点的电位作为控制电压，经由所述第2节点向所述恒流电路供给起动电流的第5晶体管；以及电源起动电路，其包括将源极电极固定为电源电压，且使 栅极电极为接地电位，通过漏极电极向所述恒流电路以及所述启动电路供给电源的第8晶体管。根据本专利技术，可以起到下述效果，即使在电源电压上升慢时，也能够避免在恒流电路起动前，启动电路成为非导通状态，与现有技术相比，能够更可靠地起动恒流电路。附图说明图I是表示本专利技术的实施方式的半导体集成电路的构成的电路图。图2是示意性地表示本实施方式的半导体集成电路的电源上升时的电压变化的图。图3是表示本实施方式的电源起动电路的变形例的图。图4是表示本实施方式的电源起动电路的其他的变形例的图。图5是表示现有的半导体集成电路的构成的电路图。图6是示意性地表示现有的半导体集成电路的电源上升时的电压变化的图。其中，附图标记的说明如下10…半导体集成电路；11···电源起动电路部；12…恒流电路部；14···启动电路；101…第I电流镜电路;102…第2电流镜电路；105…锁存电路部；M1 M8、M31、M32、MP1...MOS晶体管；ND1…耗尽型晶体管。具体实施例方式以下，参照附图对本专利技术的优选的实施方式详细地进行说明。图I是表示本专利技术的实施方式的半导体集成电路的构成的电路图。如图I所示，本实施方式的半导体集成电路10具备电源起动电路部11、恒流电路部12以及启动电路14。通过未图示的电源向半导体集成电路10供给例如IV的电源电压VDD (以后，也称为第I电压)和比该第I电压低的接地电压GND (以后适当地也称为第2电压或者源极电位VSS)。电源起动电路部11中，P沟道MOS晶体管MPl的源极电极S与未图示的电源连接而作为电源电压VDD，该晶体管MPl的漏极电极D与耗尽型晶体管NDl的漏极电极D连接，进而，耗尽型晶体管NDl的源极电极S经由电阻Rl接地(B卩，作为源极电位VSS)。而且，晶体管MPl的栅极电极G以及晶体管NDl的栅极电极G均接地而作为接地电压GND。恒流电路部12构成为包含 第I电流镜电路101、第2电流镜电路102和电阻部R2。第I电流镜电路101由2个第I导电型的晶体管(例如，P沟道MOS晶体管)Ml、M2构成。P沟道MOS晶体管M1、M2包括栅极电极G (也称为控制电极)、源极电极S (也称为第I电极)和漏极电极D (也称为第2电极)。晶体管Ml与晶体管M2的栅极电极G相互连接，晶体管Ml的栅极电极G与漏极电极D连接(短路)。晶体管Ml的漏极电极D与第I节点N·I连接，晶体管M2的漏极电极D与第2节点N2连接。若向相互连接的晶体管Ml与晶体管M2的栅极电极G供给第I电压电平的电压，则第I电流镜电路101成为非导通状态，若供给第2电压电平的电压，则第I电流镜电路101成为导通状态。第2电流镜电路102由2个第2导电型的晶体管(例如，N沟道MOS晶体管)M3、M4构成。N沟道MOS晶体管M3、M4包括栅极电极G (也称为控制电极)、源极电极S (也称为第I电极)和漏极电极D(也称为第2电极)。晶体管M3与晶体管M4的栅极电极G彼此相互连接。晶体管M3的源极电极S与电阻部R2的一端子连接，漏极电极D与第I节本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，具备：恒流电路，其包括：第1电流镜电路，其由第1晶体管以及第2晶体管构成；和第2电流镜电路，其由与流入来自所述第1晶体管的电流的第1节点连接的第3晶体管、以及与流入来自所述第2晶体管的电流的第2节点连接的第4晶体管构成；启动电路，其包括：将所述第1节点的电位作为控制电压的第6晶体管；与流入来自所述第6晶体管的电流的第3节点连接，且使栅极电极为接地电位的第7晶体管；与流入来自所述第7晶体管的电流的第4节点连接的静电电容元件；和将所述第4节点的电位作为控制电压，经由所述第2节点向所述恒流电路供给起动电流的第5晶体管；以及电源起动电路，其包括将源极电极固定为电源电压，且使栅极电极为接地电位，通过漏极电极向所述恒流电路以及所述启动电路供给电源的第8晶体管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：长友茂，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：