一种半导体器件的制备方法技术

本发明专利技术涉及一种半导体器件的制备方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；在所述栅极叠层和所述鳍片上形成间隙壁；沉积牺牲材料层，以覆盖所述间隙壁；去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述半导体材料层；去除所述牺牲材料层，在所述半导体材料层上外延生长第二半导体材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；去除所述鳍片上的间隙壁。本发明专利技术所述方法巧妙地去除了所述鳍片上的间隙壁，同时不损坏所述栅极叠层上的间隙壁，进一步提高了器件的性能。

【技术实现步骤摘要】
一种半导体器件的制备方法
本专利技术涉及半导体制造工艺，具体地，本专利技术涉及一种半导体器件的制备方法。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。随着CMOS器件的不断缩小，当半导体器件尺寸降到20nm或以下时，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。虽然FinFET器件相对于常规器件具有更加优越的性能，但是随着半导体器件的尺寸的缩小，在宽度这么小的鳍片上形成源漏极后会引起很大的电阻，使器件性能下降，为了降低所述电阻，现有技术中有一种方法是通过外延生长来增加所述鳍片外面的栅极区域，具体地，在所述栅极区域上形成间隙壁，但是在该过程中不可避免的在所述鳍片两侧也会形成寄生的鳍片间隙壁（Parasiticfinspacers），然后选用干法或者湿法去除所述鳍片间隙壁，但是由于所述栅极间隙壁和所述鳍片间隙壁同时形成，所选用的材料也是相同的，在去除所述栅极间隙壁的过程中不可避免的对所述栅极间隙壁造成损害，从而使整个工艺过程变的复杂而且不易控制。为了提高器件性能，现有技术中还有在形成栅极间隙壁之前在所述栅极以及鳍片上形成填充材料（fillingmaterial）的方法，在形成所述填充材料（fillingmaterial）之后然后在所述栅极上形成栅极间隙壁，接着以所述栅极间隙壁为掩膜蚀刻所述填充材料（fillingmaterial），以确保在所述鳍片上不形成间隙壁，但是工艺过程也较复杂。随着器件尺寸的进一步降低，如何确保制备得到的器件具有良好的性能，同时工艺过程更加简单，成为鳍片场效应晶体管(FinFET)亟需解决的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；在所述栅极叠层和所述鳍片上形成间隙壁；沉积牺牲材料层，以覆盖所述间隙壁；去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半导体材料层；去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；去除所述鳍片上的间隙壁。作为优选，所述方法还包括以下步骤：去除所述第二半导体材料层和所述第一半导体材料层；在所述鳍片上形成抬升源漏。作为优选，所述第一硬掩膜层和所述第二硬掩膜层为SiN。作为优选，所述第一硬掩膜层和所述第二硬掩膜层的厚度为50-300埃。作为优选，所述第一半导体材料层为多晶硅层。作为优选，所述第一半导体材料层的厚度为50-100埃。作为优选，所述第二半导体材料层为SiGe层。作为优选，所述第二半导体材料层的宽度大于所述栅极结构宽度+间隙壁106厚度×2的和。作为优选，所述间隙壁选用SiN材料。作为优选，所述间隙壁选用原子层沉积法或者炉管沉积法形成。作为优选，所述牺牲材料层为有机分布层。作为优选，选用平坦化方法去除所述第二半导体材料层和所述第一半导体材料层，停止于所述第一硬掩膜层上。作为优选，选用干法蚀刻去除所述鳍片上的间隙壁。作为优选，选用等离子蚀刻去除所述鳍片上的间隙壁。在本专利技术中在形成鳍片以及栅极叠层之后，并在所述栅极叠层以及鳍片上形成间隙壁，然后沉积牺牲材料层并平坦化，回蚀刻所述牺牲材料层露出所述栅极叠层中的第一半导体材料层，在所述第一半导体材料层上高选择性的外延生长第二半导体材料层，例如SiGe层，所述SiGe层的关键尺寸大于所述栅极叠层以及栅极间隙壁的关键尺寸之和，以完全覆盖所述栅极叠层和栅极间隙壁，起到保护作用，然后进行竖直蚀刻去除所述鳍片上的间隙壁，由于所述SiGe的保护，所述栅极叠层上的间隙壁得到完全的保留。本专利技术所述方法巧妙地去除了所述鳍片上的间隙壁，同时不损坏所述栅极叠层上的间隙壁，而且工艺过程更加简单，所述过程中采用了更少的热沉积以及等离子蚀刻步骤，形成所述栅极间隙壁后在所述鳍片上选择性的生长多晶硅以形成抬升源漏，很好的解决了现有技术中在鳍片上形成源漏极后电阻过大的问题，进一步提高了器件的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1为本专利技术的实施例的半导体器件形成鳍片和栅极叠层之后的正面示意图；图2为本专利技术的实施例的半导体器件在鳍片和栅极叠层上形成间隙壁之后的正面示意图；图3为本专利技术的实施例的半导体器件去除栅极叠层顶部间隙壁后的正面示意图；图4为本专利技术的实施例的半导体器件在所述栅极叠层顶部生长SiGe后的正面示意图；图5为本专利技术的实施例的半导体器件在蚀刻去除鳍片上间隙壁后的正面示意图；图6为本专利技术的实施例的半导体器件在蚀刻去除SiGe后的正面示意图；图7为本专利技术的实施例的半导体器件形成鳍片和栅极叠层之后的侧面示意图；图8为本专利技术的实施例的半导体器件为本专利技术器件在鳍片和栅极叠层上形成间隙壁之后的侧面示意图；图9为本专利技术的实施例的半导体器件去除栅极叠层顶部间隙壁后的侧面示意图；图10为本专利技术的实施例的半导体器件在所述栅极叠层顶部生长SiGe后的侧面示意图；图11为本专利技术的实施例的半导体器件在蚀刻去除鳍片上间隙壁后的侧面示意图；图12为本专利技术的实施例的半导体器件在蚀刻去除SiGe后的侧面示意图；图13为制备本专利技术的实施例的所述半导体器件的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术所述改善薄膜沉积时颗粒缺陷的方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；在所述栅极叠层和所述鳍片上形成间隙壁；沉积牺牲材料层，以覆盖所述间隙壁；去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半导体材料层；去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；去除所述鳍片上的间隙壁。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；在所述栅极叠层和所述鳍片上形成间隙壁；沉积牺牲材料层，以覆盖所述间隙壁；去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半导体材料层；去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁，其中，所述第二半导体材料层的宽度大于所述栅极结构宽度与两倍的间隙壁厚度的和；去除所述鳍片上的间隙壁。2.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：去除所述第二半导体材料层和所述第一半导体材料层；在所述鳍片上形成抬升源漏。3.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层和...

【专利技术属性】
技术研发人员：隋运奇，王冬江，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31