静电放电保护结构制造技术

一种静电放电保护结构，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区至少位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。由于N型阱区至少位于所述连接区和NMOS晶体管之间，当外界静电脉冲产生的静电电压施加到所述静电放电输入端时，所述N型阱区会将NMOS晶体管的衬底电压提升，使得NMOS晶体管的源极和衬底很容易开启，有利于提高静电放电保护结构的导通均匀性，提高静电保护能力。

【技术实现步骤摘要】
静电放电保护结构
本专利技术涉及集成电路领域，特别涉及一种静电放电保护结构。
技术介绍
随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护电路的设计和应用，通常包括：栅接地的N型场效应晶体管（GateGroundedNMOS，GGNMOS）保护电路、二极管保护电路、可控硅（SiliconControlledRectifier，SCR）保护电路等。其中，栅接地的N型场效应晶体管（GateGroundedNMOS，GGNMOS）保护电路的电路图如图1所示，所述多个栅接地的N型场效应晶体管10位于外部电路11和芯片内部电路12之间且所述栅接地的N型场效应晶体管10的漏极分别与外部电路11和芯片内部电路12相连接，外部电路11产生的静电电流通过所述栅接地的N型场效应晶体管10流向地，外部电路11的静电电压较低，不会使得所述芯片内部电路12受到的电压太高，所述芯片内部电路12不会被高电压损毁。所述栅接地的N型场效应晶体管的结构如图2所示，由于所述晶体管为N型场效应晶体管，所述栅接地的N型场效应晶体管的源极22、漏极21为N型，所述衬底20为P型，本文档来自技高网...

【技术保护点】
一种静电放电保护结构，其特征在于，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连。

【技术特征摘要】
1.一种静电放电保护结构，其特征在于，包括：P型半导体衬底；位于所述P型半导体衬底表面并列设置的若干NMOS晶体管，位于所述P型半导体衬底内的连接区和N型阱区，所述N型阱区位于所述连接区和NMOS晶体管之间；所述N型阱区、NMOS晶体管的漏极与静电放电输入端相连接，所述NMOS晶体管的源极与接地端相连；所述N型阱区还位于相邻的NMOS晶体管的两个源极之间，且相邻的两个N型阱区之间至少具有两个NMOS晶体管。2.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述连接区与接地端相连。3.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述NMOS晶体管的栅极与接地端相连。4.如权利要求1所述的静电放电保护结构，其特征在于，还包括：所述连接区、NMOS晶体管的栅极与接地端相连。5.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏，且所述连接区与第一电压端相连。6.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述NMOS晶体管的栅极与第一电压端相连。7.如权利要求1所述的静电放电保护结构，其特征在于，还包括：第一电压端，所述第一电压端的电压大于0伏且小于NMOS晶体管的阈值电压，且所述连接区、NMOS晶体管...

【专利技术属性】
技术研发人员：甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31