提供一种能够提高操作可靠性的半导体存储装置及控制器。实施方式的半导体存储装置1包括：能够非易失性存储数据的存储单元阵列111；和控制对存储单元阵列的数据存取的控制部141。存储单元阵列在多个页PG18、PG74保持相同的数据。控制部141通过对保持相同的数据的上述多个页PG18、PG74执行读出操作，来确定读出数据。
【技术实现步骤摘要】
半导体存储装置、控制器、和存储器系统 相关专利申请 本申请享受以日本专利申请2013-59126号（申请日：2013年3月21日）作为基 础申请的优先权。本申请通过参照这个基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体存储装置、控制器、和存储器系统。
技术介绍
已知三维排列存储单元的NAND型闪存。
技术实现思路
提供一种能够提高操作可靠性的半导体存储装置、控制器、和存储器系统。 实施方式的半导体存储装置包括：能够非易失性存储数据的存储单元阵列；和控 制对存储单元阵列的数据存取的控制部。存储单元阵列在多个页保持相同的数据。控制部 通过对保持相同的数据的上述多个页执行读出操作，来确定读出数据。 【附图说明】 图1是第1实施方式涉及的存储器系统的方块图。 图2是第1实施方式涉及的半导体存储装置的方块图。 图3是第1实施方式涉及的存储单元阵列的电路图。 图4是第1实施方式涉及的读出放大器的电路图。 图5是第1实施方式涉及的块的模式图。 图6是第1实施方式涉及的块的电路图。 图7是第1实施方式涉及的测试器的操作的流程图。 图8是表示第1实施方式涉及的电源接通时的操作的流程图。 图9是第1实施方式涉及的读出操作时的各种信号的时序图。 图10是存储单元阵列的立体图。 图11是存储单元阵列的断面图。 图12是存储单元阵列的断面图。 图13是存储单元阵列的断面图。 图14是第1实施方式涉及的存储单元阵列的电路图。 图15是表示第2实施方式涉及的电源接通时的操作的流程图。 图16是第2实施方式涉及的读出操作时的各种信号的时序图。 图17是第3实施方式涉及的块的模式图。 图18是第3实施方式涉及的块的电路图。 图19是第4实施方式涉及的标志表的概念图。 图20是表示第4实施方式涉及的存储器系统的操作的流程图。 图21是表示第4实施方式涉及的变形例的存储器系统的操作的流程图。 图22是表示第5实施方式涉及的控制器的操作的流程图。 图23是第1至第3实施方式涉及的变形例的读出操作的流程图。 图24是表示第1实施方式涉及的读出操作时的操作的流程图。 图25是表示第4及5实施方式涉及的变形例的控制器的操作的流程图。 图26是第1至第5实施方式涉及的变形例的半导体存储装置的方块图。 图27是第1至第5实施方式涉及的变形例的读出放大器的电路图。 图28是表示第1至第5实施方式涉及的变形例的读出放大器的操作的时序图。 图29是第1至第5实施方式涉及的变形例的块的模式图。 图30是第1至第5实施方式涉及的变形例的存储单元阵列的电路图。 符号的说明 1…存储器系统，100…半导体存储装置，110…核心部，111…存储单元阵列，112… 行解码器，113…读出放大器，114…NAND串，130…输入输出部，140…周边电路，141…序列 器，142…电荷泵，143…寄存器，144…驱动器，200…控制器，210…主机接口电路，220…内 置存储器，230…处理器，240…缓冲存储器，250…NAND接口电路，260…ECC电路，300…主 机设备 【具体实施方式】 以下，关于实施方式参照附图来说明。在这个说明时，在全图中，对共同的部分附 加共同的参照符号。 1.第1实施方式 说明第1实施方式涉及的半导体存储装置、控制器、和存储器系统。以下，作为半 导体存储装置，举例说明将存储单元层叠在半导体基板上方的三维层叠型NAND型闪存。 1. 1关于构成 L L 1关于存储器系统的构成 首先，用图1说明包括本实施方式涉及的半导体存储装置的存储器系统的构成。 图1是本实施方式涉及的存储器系统的方块图。 如图所示的存储器系统1具备NAND型闪存100、控制器200、和主机设备300。 NAND型闪存100具备多个存储单元，非易失性地存储数据。NAND型闪存的构成的 细节后述。 控制器200应答来自主机设备300的命令，对NAND型闪存100命令进行读出、写 入、消除等。还有，管理NAND型闪存100的存储空间。控制器200和NAND型闪存100,例 如可以构成同样的半导体器件。此外，存储器系统1也可以是1个装置，作为其例子，可列 举如SD?卡的存储卡、SSD(solid state drive :固态驱动器）等。此外，存储器系统1也 可以是个人计算机中内置NAND型闪存100及控制器200的构成，不限于装载NAND型闪存 100的应用。 控制器200具备主机接口电路210、内置存储器（RAM) 220、处理器（CPU) 230、缓冲 存储器240、NAND接口电路250、和ECC电路260。 主机接口电路210经由控制器总线与主机设备300连接，管理与主机设备300的 通信。并且，分别向CPU230及缓冲存储器240转送从主机设备300接收的命令及数据。再 者，应答CPU230的命令，向主机设备300转送缓冲存储器240内的数据。 NAND接口电路250经由NAND总线与NAND型闪存100连接，管理与NAND型闪存 100的通信。并且，向NAND型闪存100转送从CPU230接收的命令，再者，在写入时向NAND 型闪存100转送缓冲存储器240内的写入数据。进而，在读出时，向缓冲存储器240转送从 NAND型闪存100读出的数据。 CPU230对控制器200全部的操作进行控制。例如，在从主机设备300接收读出命 令时，对其应答，发出基于NAND接口的读出命令。在写入及消除时也同样。再者，CPU230执 行损耗平衡等、用于管理NAND型闪存1的各种处理。进而，CPU230执行各种演算。例如，执 行数据加密处理和/或随机处理等。ECC电路260执行数据的纠错（ECC :Error Checking and Correcting :错误检查和纠正）处理。即ECC电路260在数据的写入时基于写入数据 生成奇偶数，在读出时从奇偶数生成验证子检测错误，修正这个错误。再者，CPU230可以具 有ECC电路260的功能。 内置存储器220是例如DRAM等的半导体存储装置，作为CPU230的工作区域使用。 并且，内置存储器220,保持用于管理NAND型闪存100的固件和/或各种管理表等。 1. 1. 2关于半导体存储装置的构成 其次，关于半导体存储装置100的构成进行说明。 1. 1. 2. 1关于半导体存储装置的全部构成 图2是本实施方式涉及的NAND型闪存100的方块图。如图所示的NAND型闪存 100具备核心部110、输入输出部130、和周边电路140。 核心部110具备存储单元阵列111、行解码器112、和读出放大器113。 存储单元阵列111具备作为非易失性的存储单元的集合的多个（例如N个）块 BLK(BLK0，BLK1，BLK2，…）。将同一块BLK内的数据一并消除。块BLK的各个具备作为将 存储单元串联的NAND串114的集合的多个（例如Μ个）串单位SU(SU0, SU1，SU本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于，包括：能够非易失性存储数据的存储单元阵列；和控制对上述存储单元阵列的数据存取的控制部；其中，上述存储单元阵列在多个页保持相同的数据，上述控制部通过对保持上述相同的数据的上述多个页执行读出操作，来确定读出数据。
【技术特征摘要】
2013.03.21 JP 059126/20131. 一种半导体存储装置，其特征在于，包括： 能够非易失性存储数据的存储单元阵列；和 控制对上述存储单元阵列的数据存取的控制部； 其中，上述存储单元阵列在多个页保持相同的数据， 上述控制部通过对保持上述相同的数据的上述多个页执行读出操作，来确定读出数 据。2. 如权利要求1所述的半导体存储装置，其特征在于， 上述存储单元阵列包含ROM熔丝区域，上述ROM熔丝区域含有保持相同的ROM熔丝信 息的多个页； 向上述半导体存储装置的电源接通紧接之后，上述控制部不接收来自外部的读出命 令，而从上述多个页读出上述相同的ROM熔丝信息。3. 如权利要求2所述的半导体存储装置，其特征在于， 上述ROM...
【专利技术属性】
技术研发人员：白川政信，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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