半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成上窄下宽的栅极堆叠结构；以栅极堆叠结构为掩模，对衬底进行第一次离子注入，在衬底中同时形成源漏延伸区与源漏区。依照本发明专利技术的半导体器件制造方法，利用特殊的栅极堆叠结构实现单次离子注入，从而简便、高效、低成本的实现LDD结构的制造，简化了工艺，提高了器件可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种简便、低成本形成LDD 结构的。
技术介绍
随着传统M0SFET器件持续按比例缩小，单一深度/浓度的源漏区已经难以满足器 件电学性能的需要。为了抑制短沟道效应，特别是漏感应势垒降低的效应，当前的小尺寸器 件往往采用轻掺杂源漏（LDD)结构。 通常的LDD结构制作流程如下：在衬底上形成栅极堆叠；以栅极堆叠为掩模进行 源漏第一次离子注入，注入能量较小、掺杂剂剂量较小，使得在栅极堆叠两侧的衬底中形成 了结深小的低浓度掺杂区（LDD，也称作源漏扩展区）；随后在栅极堆叠两侧的衬底上沉积并 且刻蚀形成栅极侧墙；以栅极侧墙为掩模进行第二次离子注入，注入能量较大、掺杂剂剂量 较大，在栅极侧墙两侧的衬底中形成了结深大的高浓度掺杂区，用作最终器件的源漏区。优 选地，每次或者单次离子注入之后还执行退火，以激活掺杂离子。 在上述形成LDD结构的工艺过程中，由于需要两次离子注入，离子注入参数控制 较难。此外，器件需要在多个反应腔室(注入-沉积-刻蚀-注入)内流转，增大了工艺条件 精确控制的难度并且耗费了大量的时间成本。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种创新性的，利用特殊 的栅极堆叠结构实现单次离子注入，从而简便、高效、低成本的实现LDD结构的制造，简化 了工艺，提高了器件可靠性。 实现本专利技术的上述目的，是通过提供一种，包括：在衬底上形 成上窄下宽的栅极堆叠结构；以栅极堆叠结构为掩模，对衬底进行第一次离子注入，在衬底 中同时形成源漏延伸区与源漏区。 其中，形成上窄下宽的栅极堆叠结构的步骤进一步包括：在衬底上形成栅极绝缘 层和栅极材料层；图形化栅极材料层，形成栅极材料层图形；在栅极材料层图形侧面的栅 极绝缘层上形成第一栅极侧墙；去除未被第一栅极侧墙覆盖的部分栅极绝缘层；去除第一 栅极侧墙。 其中，栅极绝缘层包括氧化硅、氮氧化硅、高k材料及其组合。 其中，栅极材料层包括多晶硅、非晶硅、非晶锗、非晶碳、金属及其组合。 其中，采用湿法腐蚀去除第一栅极侧墙。 其中，第一次离子注入之后，进一步包括步骤：在栅极堆叠结构侧面形成第二栅极 侧墙；在整个器件上形成层间介质层；去除栅极堆叠结构，在层间介质层中留下栅极沟槽； 在栅极沟槽中形成最终栅极堆叠结构。 其中，形成第二栅极侧墙之前进一步包括：部分去除栅极绝缘层，使得栅极材料层 图形宽度大于等于栅极绝缘层图形宽度。 其中，形成第二栅极侧墙之后、形成层间介质层之前，进一步包括：在源漏区中和 /或上形成金属硅化物。 其中，形成栅极沟槽之后进一步包括：执行第二次离子注入，调节衬底浓度以及阈 值电压。 其中，栅极堆叠结构为伪栅极堆叠结构，最终栅极堆叠结构包括高k材料的栅极 绝缘层、栅极功函数调节层、栅极电阻调节层。 依照本专利技术的，利用特殊的栅极堆叠结构实现单次离子注 入，从而简便、高效、低成本的实现LDD结构的制造，简化了工艺，提高了器件可靠性。 【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中： 图1至图18为依照本专利技术的各步骤的剖面示意图；以及 图19为依照本专利技术的的示意性流程图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语第一、第 二、上、下、厚、薄等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非 特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。 参照图19以及图1?图6,在衬底上形成倒T型栅极堆叠结构。 如图1所示，在衬底(有源区)上形成栅极绝缘层和栅极材料层。提供衬底1，其可 以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬 底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成 电路制造，衬底1优选地为体Si (诸如单晶娃晶片）或者SOI、SiGe等含娃材质。优选地， 对衬底1进行低浓度掺杂，形成具有第一导电类型的轻掺杂衬底，例如形成p-硅衬底或者 η-硅衬底。随后，采用通常的光刻/刻蚀工艺，在衬底1中形成浅沟槽隔离（STI)2。可以 采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀衬底1，也可以针对例如Si材质 的衬底1选用K0H、TMH等各向异性的湿法刻蚀方法，形成浅沟槽(未示出）。随后在浅沟槽 中通过LPCVD、PECVD、HDPCVD、UHVCVD、MBE、ALD等常规方法沉积材质为氧化硅、氮氧化硅等 的绝缘介质，形成STI2。STI2通常为环形结构（在图1的剖视图中分为左右部分)，包围了 器件的有源区。STI2顶表面通常要高于衬底1的顶表面，以提高绝缘隔离效果。随后，在 STI2包围的有源区中沉积栅极绝缘层3,沉积方法可以包括LPCVD、PECVD、HDPCVD、UHVCVD、 MOCVD、MBE、ALD等。沉积得到的栅极绝缘层3优选地完全覆盖STI2包围的有源区，并且 可以超出STI2的顶表面（虽然图1中所示两者齐平)。栅极绝缘层3依照栅极工艺特点而 定。具体地，对于前栅工艺，栅极绝缘层3为氧化硅、氮氧化硅、高k材料，其中高k材料包 括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物， 例如 MgO、A1203、Ta205、Ti0 2、ZnO、Zr02、Hf02、Ce02、Y20 3、La203)、氮氧化物（如 HfSiON);钙钛 矿相氧化物(例如PbZrxIVx03 (ΡΖΤ)、Β&χ3ινχ--03 (BST))。对于后栅工艺，此处的栅极绝 缘层3是伪栅极绝缘层3,其材质为氧化硅。栅极绝缘层3厚度依照器件电学特性需要以 及LDD注入工艺参数而定。栅极绝缘层3厚度过大时，单次LDD离子注入能量需要提高以 便有效穿过栅极材料层图形（图6所示)，因此其厚度优选地较薄，例如为5?30nm并优选 10?15nm。随后，在整个器件上沉积栅极材料层4,沉积方法包括但不限于LPCVD、PECVD、 HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等。在前栅工艺中，栅极材料层4可以是掺杂 多晶硅、金属。在后栅工艺中，栅极材料层4此处为伪栅极材料层，其材质例如为多晶硅、非 晶硅、非晶锗、非晶碳等，以便稍后便于通过高选择性干法/湿法刻蚀去除。在本专利技术一个 优选实施例中，伪栅极材料层4是非晶硅。（伪)栅极材料层4的厚度可以相对较厚，以便控 制未来栅极的形貌，并且可以在稍后的离子注入过程中屏蔽对于沟道区的干扰，其厚度例 如是50?300nm。 如图2所示，图形化栅极材料层4,形成栅极材料层图形4P。通过现有的光刻/刻 蚀工艺，例如UV光刻/电子束直写形成光刻胶图形，以此为掩模进行等离子体干法刻蚀，去 除部分的栅极材料层，在有源区特别是沟道区上方形成栅极材料层图形4P。虽然图2所示 图形4P对称的形成在有源区中央位置，但是依照具体器件布局布线需要可以形成在有源 区的任何位置，只要与S本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成上窄下宽的栅极堆叠结构；以栅极堆叠结构为掩模，对衬底进行第一次离子注入，在衬底中同时形成源漏延伸区与源漏区。

【技术特征摘要】
1. 一种半导体器件制造方法，包括： 在衬底上形成上窄下宽的栅极堆叠结构； 以栅极堆叠结构为掩模，对衬底进行第一次离子注入，在衬底中同时形成源漏延伸区 与源漏区。2. 如权利要求1的半导体器件制造方法，其中，形成上窄下宽的栅极堆叠结构的步骤 进一步包括： 在衬底上形成栅极绝缘层和栅极材料层； 图形化栅极材料层，形成栅极材料层图形； 在栅极材料层图形侧面的栅极绝缘层上形成第一栅极侧墙； 去除未被第一栅极侧墙覆盖的部分栅极绝缘层； 去除第一栅极侧墙。3. 如权利要求2的半导体器件制造方法，其中，栅极绝缘层包括氧化硅、氮氧化硅、高k 材料及其组合。4. 如权利要求2的半导体器件制造方法，其中，栅极材料层包括多晶硅、非晶硅、非晶 锗、非晶碳、金属及其组合。5. 如权利要求2的半导体器件制造方法，其中，采用湿法腐蚀去除第一栅极侧墙。6. 如权利要求1的半导体器件...

【专利技术属性】
技术研发人员：唐兆云，闫江，李峻峰，唐波，许静，王红丽，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11