一种半导体器件的制备方法技术

本发明专利技术涉及一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上至少形成栅极结构；蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；执行湿法蚀刻，以平坦化所述第二沟槽的底部；去除所述阻挡层；在所述第二沟槽中沉积应力层。在本发明专利技术中在形成所述第一沟槽后，在所述沟槽的侧壁上形成阻挡层，进而形成第二沟槽，并且对所示第二沟槽的底部表面进行平坦化，降低了所述第二沟槽底部水平面粗糙度，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低所述应力层表面的粗糙度，提高SiC层的沉积品质，进而提高器件的性能以及良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种半导体器件的制备方法。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。现有技术中为了提高半导体器件的性能，在半导体器件中引入应力层，所述应力层影响器件中载荷子的迁移率，例如在硅中电子的迁移率随着沿电子移动方向的拉应力增加而增加，随着压应力的增加而减小，所述硅中带正点的空穴的迁移率随着沿电子移动方向的压应力增加而增加，随着拉应力的增加而减小。随着半导体器件集成度的增加，所述应力对电子元件的影响变得更加重要，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。以SiC层作为示例说明现有技术中形成所述应力层的方法，在NMOS器件中首先提供衬底，在所述衬底上形成多个栅极结构，在栅极结构两侧的源漏中形成沟槽，然后在所述沟槽中外延生长所述SiC应力层，但是由于半导体器件的不断减小，在形成所述<br>沟槽后，所述沟槽的底部水平面凹凸不平，从而造成沉积的SiC应力层的表面粗糙、凹凸不平，影响了器件的性能。现有技术中虽然可以通过各种应力层提高器件的性能，但是当器件尺寸降到20nm以下时，形成的各种应力层的表面变得粗糙，严重影响了器件的性能，因此，如何在20nm尺寸下制备表面光滑均一的应力层成为提高器件性能的关键，现有技术中的各种手段还不能实现所述目的。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上至少形成栅极结构；蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；执行湿法蚀刻，以平坦化所述第二沟槽的底部；去除所述阻挡层；在所述第二沟槽中沉积应力层。作为优选，所述第一沟槽为深U型沟槽。作为优选，所述第二沟槽的形成方法为：在所述第一沟槽的侧壁和底部形成阻挡层，选择性蚀刻去除所述第一沟槽底部的阻挡层，继续蚀刻所述衬底，进而形成所述第二沟槽。作为优选，所述选择性蚀刻选用CHF3，CF4，C4F6，C4F8，C5F8中的一种或者多种。作为优选，选用等离子蚀刻方法继续蚀刻所述衬底，进而形成所述第二沟槽。作为优选，所述等离子蚀刻的等离子气体功率为200W-500W，电压为100V-300V，温度10-60℃。作为优选，所述第二沟槽为浅沟槽，所述第二沟槽的深度在50埃以内。作为优选，所述阻挡层为氧化物。作为优选，所述阻挡层为SiO2。作为优选，所述阻挡层的形成方法为化学气相沉积、物理气相沉积、原子层沉积或炉管沉积法中的一种。作为优选，选用湿法蚀刻去除所述阻挡层。作为优选，去除所述阻挡层选用稀释的HF溶液。作为优选，所述栅极结构包括栅极和位于所述栅极侧壁上的栅极侧墙。作为优选，所述栅极侧墙的厚度为5-25nm。作为优选，所述湿法蚀刻选用TAMH。作为优选，所述TAMH的浓度为10-30%。作为优选，所述湿法蚀刻温度在30℃以内。作为优选，所述应力层为内嵌的SiC层。作为优选，所述SiC层的沉积方法为原子层沉积法或者外延生长法。在本专利技术中为了使内嵌的SiC层的水平面粗糙度更小，表面更加光滑均一，在形成所述第一沟槽后，在所述沟槽的侧壁上形成阻挡层，进而形成第二沟槽，并且对所示第二沟槽的底部表面进行平坦化，通过所述平坦化消除了所述第二沟槽凹凸不平的平面，降低了所述第二沟槽底部水平面粗糙度，并且使所述Si-SiC的接触面更加干净，确保了在后续工艺中沉积的应力层的表面更加光滑均一，降低所述应力层表面的粗糙度，提高SiC层的沉积品质，进而提高器件的性能以及良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1为包含栅极结构的衬底的剖面示意图；图2为在衬底中形成第一沟槽的剖面示意图；图3为在形成第二沟槽的剖面示意图；图4为平坦化所述第二沟槽底部的剖面示意图；图5为去除所述阻挡层后的剖面示意图；图6是制备含表面平整的应力层器件的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的尺寸，并且使用相本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上至少形成栅极结构；蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第二沟槽；执行湿法蚀刻，以平坦化所述第二沟槽的底部；去除所述阻挡层；在所述第二沟槽中沉积应力层。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底上至少形成栅极结构；
蚀刻所述半导体衬底，以在所述栅极结构的两侧形成第一沟槽；
在所述栅极结构以及所述第一沟槽的侧壁上形成阻挡层，进而形成第
二沟槽；
执行湿法蚀刻，以平坦化所述第二沟槽的底部；
去除所述阻挡层；
在所述第二沟槽中沉积应力层。
2.根据权利要求1所述的方法，其特征在于，所述第一沟槽为深U
型沟槽。
3.根据权利要求1所述的方法，其特征在于，所述第二沟槽的形成方
法为：
在所述第一沟槽的侧壁和底部形成阻挡层，选择性蚀刻去除所述第一
沟槽底部的阻挡层，继续蚀刻所述半导体衬底，进而形成所述第二沟槽。
4.根据权利要求3所述的方法，其特征在于，所述选择性蚀刻选用
CHF3，CF4，C4F6，C4F8，C5F8中的一种或者多种。
5.根据权利要求3所述的方法，其特征在于，选用等离子蚀刻方法继
续蚀刻所述衬底，进而形成所述第二沟槽。
6.根据权利要求5所述的方法，其特征在于，所述等离子蚀刻的等离
子气体功率为200W-500W，电压为100V-300V，温度10-60℃。
7.根据权利要求1所述的方法，其特征在于，所述第二沟槽为浅沟槽，
所述第二沟槽的深度在50...

【专利技术属性】
技术研发人员：隋运奇，韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31