半导体元件及其制造方法技术

本发明专利技术是有关于一种半导体元件及其制造方法。该半导体元件包括一基板、多个掺杂条(doping strips)、一记忆材料层、多个导电镶嵌结构(conductive damascene structure)以及一介电结构。掺杂条形成于基板内。记忆材料层形成于基板上，记忆材料层包括一记忆区，记忆区位于掺杂条的两侧。导电镶嵌结构形成于记忆材料层上。介电结构形成于掺杂条上及导电镶嵌结构之间。导电镶嵌结构的延伸方向是垂直于掺杂条的延伸方向。本发明专利技术通过应用镶嵌的方式形成导电镶嵌结构，使得各个导电镶嵌结构的宽度值的均匀性提升，导电镶嵌结构之间具有良好的绝缘性，降低了字线之间短路的机率，提升了记忆装置的可靠性。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种具有导电镶嵌结构的。
技术介绍
在制作记忆装置的字线的工艺中，传统的方式是先沉积一整片的多晶硅(polysilicon)层后，接着蚀刻多晶硅层而形成多条字线，再在字线之间蚀刻出来的空间中填入介电材料。然而，随着记忆装置的缩小，字线宽度及彼此之间的间隙也减小，以蚀刻工艺制作字线容易发生多晶娃残留(polysilicon stringer)的问题。也就是说，字线之间容易因为蚀刻不完全而残留的多晶硅发生短路，导致记忆装置的可靠性降低。 由此可见，上述现有的在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，以提高记忆装置的可靠性，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于，克服现有的存在的缺陷，而一种新的，所要解决的技术问题是使其在半导体元件中应用镶嵌的方式形成导电镶嵌结构，使得各个导电镶嵌结构的宽度值的均匀性提升，导电镶嵌结构之间具有良好的绝缘性，可以降低字线之间短路的机率，并提升记忆装置的可靠性、操作性能与其工艺产率，非常适于实用。 本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种半导体元件。半导体元件包括一基板、多个掺杂条(doping strips)、一记忆材料层、多个导电镶嵌结构(conductive damascene structure)以及一介电结构。掺杂条形成于基板内。记忆材料层形成于基板上，记忆材料层包括一记忆区位于掺杂条的两侧。导电镶嵌结构形成于记忆材料层上。介电结构形成于掺杂条上及导电镶嵌结构之间。导电镶嵌结构的延伸方向是垂直于掺杂条的延伸方向。 本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体元件，还包括多个导电层，形成于该些导电镶嵌结构和该记忆材料层之间。 前述的半导体元件，其中该些导电镶嵌结构的宽度是小于该些导电层的宽度。 前述的半导体元件，其中该些导电镶嵌结构是由一金属材料或多晶硅制成。 前述的半导体元件，其中该介电结构包括:一第一介电层，形成于该些掺杂条上；及一第二介电层，形成于该第一介电层上及该些导电镶嵌结构之间；其中该第一介电层的材质为金属氧化物，该第二介电层的材质为金属氮化物。 本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤。提供一基板；形成多个掺杂条于基板内；形成一记忆材料层于基板上，记忆材料层包括位于重掺杂条的两侧的一记忆区；形成多个导电镶嵌结构于记忆材料层上；以及形成一介电结构于掺杂条上及导电镶嵌结构之间，其中导电镶嵌结构的延伸方向是垂直于掺杂条的延伸方向。 本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体元件的制造方法，还包括:形成多个导电层于该记忆材料层上，其中该些导电镶嵌结构是形成于该些导电层上。 前述的半导体元件的制造方法,其中该介电结构具有多个凹槽(trench),且该些凹槽的延伸方向是垂直于该些掺杂条的延伸方向，形成该些导电镶嵌结构的步骤包括填入一导电材料于该些凹槽内以形成该些导电镶嵌结构。 前述的半导体元件的制造方法，还包括:形成多个导电层于该记忆材料层上，其中该些导电镶嵌结构是形成于该些导电层上，该些凹槽是连通至该些导电层的多个凹陷，该导电材料是填入于该些凹陷内以形成该些导电镶嵌结构，该些导电镶嵌结构的一端是埋置(embedded)于该些导电层中。 前述的半导体元件的制造方法，其中该些凹槽的宽度是小于该些导电层的宽度。本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术至少具有下列优点及有益效果:本专利技术通过在半导体元件中应用镶嵌的方式形成导电镶嵌结构，使得各个导电镶嵌结构的宽度值的均匀性提升，导电镶嵌结构之间具有良好的绝缘性，从而降低了字线之间短路的机率，并提升了记忆装置的可靠性、操作性能与其工艺产率。 综上所述，本专利技术是有关于一种。该半导体元件包括一基板、多个掺杂条(doping strips)、一记忆材料层、多个导电镶嵌结构(conductivedamascene structure)以及一介电结构。掺杂条形成于基板内。记忆材料层形成于基板上，记忆材料层包括一记忆区，记忆区位于掺杂条的两侧。导电镶嵌结构形成于记忆材料层上。介电结构形成于掺杂条上及导电镶嵌结构之间。导电镶嵌结构的延伸方向是垂直于掺杂条的延伸方向。本专利技术在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。 上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 【附图说明】 图1是绘示根据第一实施例的半导体元件的俯视图。 图2A是绘示沿图1的剖面线2A-2A’的剖面图。 图2B是绘示沿图1的剖面线2B-2B’的剖面图。 图2C是绘示沿图1的剖面线2C-2C’的剖面图。 图2D是绘示沿图1的剖面线2D-2D’的剖面图。 图3是绘示根据第二实施例的半导体元件的俯视图。 图4A是绘示沿图3的剖面线4A-4A’的剖面图。 图4B是绘示沿图3的剖面线4B-4B’的剖面图。 图4C是绘示沿图3的剖面线4C-4C’的剖面图。 图4D绘示沿图3的剖面线4D-4D’的剖面图。 图5是绘示根据第三实施例的半导体元件的俯视图。 图6A是绘示沿图5的剖面线6A-6A’的剖面图。 图6B是绘示沿图5的剖面线6B-6B’的剖面图。 图6C是绘示沿图5的剖面线6C-6C’的剖面图。 图6D是绘示沿图5的剖面线6D-6D’之剖面图。 图7至图20D是绘示依照本专利技术的第一实施例的半导体元件的制造方法的示意图。 图21A至图27D是绘示依照本专利技术的第二实施例的半导体元件的制造方法的示意图。 图28A至图33D是绘示依照本专利技术的第三实施例的半导体元件的制造方法的示意图。 图34是绘示根据一实施例的半导体元件的一电压分布曲线(Vt distribut1ncurve)图。 100、200、300:半导体元件 110:基板 120:掺杂条 130:记忆材料层 130a:记忆区 130s:记忆材料涂布层 140:导电层 150、250、350:导电镶嵌结构 160、260、360:介电结构 170:金属硅化物层 250:端 261:介电层 265、365、HM、HM1:硬掩膜层 361:第一介电层 363:第二介电层 940、940’:导电材料层 960a、960b、960c、960e、960g:介电材料层 960d:硬掩膜材料层 C:凹孔 C1、C2:凹陷 D1、D2:延伸方向 HM’:图案化硬掩膜层 0W本文档来自技高网...

【技术保护点】
一种半导体元件，其特征在于其包括：一基板；多个掺杂条，形成于该基板内；一记忆材料层，形成于该基板上，该记忆材料层包括位于该些掺杂条的两侧的一记忆区；多个导电镶嵌结构，形成于该记忆材料层上；以及一介电结构，形成于该些掺杂条上及该些导电镶嵌结构之间；其中该些导电镶嵌结构的延伸方向是垂直于该些掺杂条的延伸方向。

【技术特征摘要】
2013.03.13 US 61/778,6251.一种半导体元件，其特征在于其包括: 一基板； 多个掺杂条，形成于该基板内； 一记忆材料层，形成于该基板上，该记忆材料层包括位于该些掺杂条的两侧的一记忆区； 多个导电镶嵌结构，形成于该记忆材料层上；以及 一介电结构，形成于该些掺杂条上及该些导电镶嵌结构之间； 其中该些导电镶嵌结构的延伸方向是垂直于该些掺杂条的延伸方向。2.根据权利要求1所述的半导体元件，其特征在于其还包括多个导电层，形成于该些导电镶嵌结构和该记忆材料层之间。3.根据权利要求2所述的半导体元件，其特征在于其中该些导电镶嵌结构的宽度是小于该些导电层的宽度。4.根据权利要求1所述的半导体元件，其特征在于其中该些导电镶嵌结构是由一金属材料或多晶硅制成。5.根据权利要求1所述的半导体元件，其特征在于其中该介电结构包括: 一第一介电层，形成于该些掺杂条上 '及 一第二介电层，形成于该第一介电层上及该些导电镶嵌结构之间； 其中该第一介电层的材质为金属氧化物，该第二介电层的材质为金属氮化物。6.一种半导体元件的制造方法，其特征在于其包括以下步骤:...

【专利技术属性】
技术研发人员：王景弘，黄竣祥，刘建宏，郑嘉文，陈盈佐，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71