在分裂栅极构造的MONOS型存储器单元中，防止在选择栅电极与存储器栅电极之间引起短路，而使半导体装置的可靠性提高。在具有相互邻接并在第1方向上延伸的选择栅电极（CG1）以及存储器栅电极（MG1）的MONOS存储器中，通过帽绝缘膜（CA1）覆盖第1方向中的选择栅电极（CG1）的端部的分流部（CS1）以外的区域的选择栅电极（CG1）的上表面。存储器栅电极（MG1）相对从帽绝缘膜（CA1）露出的分流部（CS1）的上表面、与帽绝缘膜（CA1）的边界，在帽绝缘膜（CA1）侧终止。
【技术实现步骤摘要】
【专利摘要】在分裂栅极构造的MONOS型存储器单元中，防止在选择栅电极与存储器栅电极之间引起短路，而使半导体装置的可靠性提高。在具有相互邻接并在第1方向上延伸的选择栅电极（CG1）以及存储器栅电极（MG1）的MONOS存储器中，通过帽绝缘膜（CA1）覆盖第1方向中的选择栅电极（CG1）的端部的分流部（CS1）以外的区域的选择栅电极（CG1）的上表面。存储器栅电极（MG1）相对从帽绝缘膜（CA1）露出的分流部（CS1）的上表面、与帽绝缘膜（CA1）的边界，在帽绝缘膜（CA1）侧终止。【专利说明】
本专利技术涉及半导体装置及其制造技术，特别涉及对具有分裂栅极构造的MONOS(Metal Oxide Nitride Oxide Semiconductor,金属氧化物、氮氧化物半导体)型非易失性存储器单元的半导体装置及其制造适用而有效的技术。
技术介绍
作为用作非易失性存储器单元的元件，近年来，以氮化膜为电荷积蓄层的MONOS型非易失性存储器单元(以下有时还简称为MONOS存储器)备受关注。在MONOS型非易失性存储器单元中，除了具有单一的晶体管构造的存储器单元以外，还提出了具有选择栅电极以及存储器栅电极并具有二个晶体管构造的分裂栅极构造的存储器单元。构成分裂栅极构造的MONOS存储器并在半导体基板上相互邻接的选择栅电极以及存储器栅电极通过介于它们之间的包括电荷积蓄层的绝缘膜电气地绝缘。在使该MONOS存储器动作时，通过针对该电荷积蓄层存取电荷，进行信息的存储以及擦除。在专利文献I (国际专利公开W02010/082389号公报)中记载了如下内容:通过在构成分裂栅极构造的MONOS存储器的选择栅电极上设置绝缘膜，防止相互邻接的选择栅电极和存储器栅电极发生短路。【专利文献I】国际专利公开W02010/082389号公报
技术实现思路
为了对选择栅电极以及存储器栅电极的各个供给不同的电位，在各电极的上表面连接栓。此处，在如专利文献I那样用绝缘膜覆盖选择栅电极的上表面的情况下，在作为供电区域的分流区域中，为了在选择栅电极的上表面连接栓，需要使选择栅电极的上表面的一部分从该绝缘膜露出。此时，在分流区域中与上表面露出的选择栅电极的侧壁邻接地形成了存储器栅电极的情况下，有通过在选择栅电极以及存储器栅电极的上表面形成的硅化物层等，在选择栅电极以及存储器栅电极之间引起短路，半导体措施的可靠性降低的危险。其他目的和新的特征根据本说明书的记述以及附图将变得明确。如果简单说明在本申请中公开的实施方式中的代表性的专利技术的概要，则如下所述。在一个实施方式的半导体装置中，在具有相互邻接地在第I方向上延伸的选择栅电极以及存储器栅电极的MONOS存储器中，通过帽绝缘膜覆盖在第I方向中的选择栅电极的端部的分流部以外的区域的选择栅电极的上表面。此处，存储器栅电极相比于从帽绝缘膜露出的分流部的上表面与帽绝缘膜的边界更靠近帽绝缘膜侧终止。另外，在另一实施方式的半导体装置的制造方法中，形成相互邻接地在第I方向上延伸的选择栅电极以及存储器栅电极，通过帽绝缘膜覆盖在第I方向中的选择栅电极的端部的分流部以外的区域的选择栅电极的上表面。此处，存储器栅电极相比于从帽绝缘膜露出的分流部的上表面与帽绝缘膜的边界更靠近帽绝缘膜侧终止。根据在本申请中公开的一实施方式，能够提高半导体装置的可靠性。【专利附图】【附图说明】图1是示出本专利技术的实施方式I的半导体装置的主要部分平面图。图2是示出本专利技术的实施方式I的半导体装置的主要部分剖面图。图3 Ca)是示出本专利技术的实施方式I的半导体装置的主要部分俯视图。(b)是示出本专利技术的实施方式I的半导体装置的主要部分俯视图。图4是示出本专利技术的实施方式I的半导体装置的主要部分剖面图。图5是示出本专利技术的实施方式I的半导体装置的主要部分剖面图。图6是示出本专利技术的实施方式I的半导体装置的制造方法的主要部分平面图。图7是示出本专利技术的实施方式I的半导体装置的制造方法的主要部分剖面图。图8是示出接着图7的半导体装置的制造方法的主要部分剖面图。图9是示出接着图8的半导体装置的制造方法的主要部分剖面图。图10是示出接着图9的半导体装置的制造方法的主要部分平面图。图11是示出接着图9的半导体装置的制造方法的主要部分剖面图。图12是示出接着图10的半导体装置的制造方法的主要部分平面图。图13是示出接着图12的半导体装置的制造方法的主要部分平面图。图14是示出接着图12的半导体装置的制造方法的主要部分剖面图。图15是示出接着图13的半导体装置的制造方法的主要部分平面图。图16是示出接着图13的半导体装置的制造方法的主要部分剖面图。图17是示出接着图16的半导体装置的制造方法的主要部分平面图。图18是示出接着图17的半导体装置的制造方法的主要部分平面图。图19是示出接着图17的半导体装置的制造方法的主要部分剖面图。图20是示出接着图19的半导体装置的制造方法的主要部分剖面图。图21是示出接着图20的半导体装置的制造方法的主要部分剖面图。图22是示出接着图21的半导体装置的制造方法的主要部分剖面图。图23是示出接着图22的半导体装置的制造方法的主要部分剖面图。图24是示出接着图23的半导体装置的制造方法的主要部分剖面图。图25是示出接着图24的半导体装置的制造方法的主要部分剖面图。图26是示出接着图25的半导体装置的制造方法的主要部分剖面图。图27是示出接着图26的半导体装置的制造方法的主要部分剖面图。图28是示出接着图27的半导体装置的制造方法的主要部分剖面图。图29是示出接着图28的半导体装置的制造方法的主要部分剖面图。图30是示出接着图29的半导体装置的制造方法的主要部分剖面图。图31是示出接着图30的半导体装置的制造方法的主要部分平面图。图32是示出接着图30的半导体装置的制造方法的主要部分剖面图。图33是本专利技术的实施方式I的变形例的半导体装置的主要部分平面图。图34是本专利技术的实施方式I的变形例的半导体装置的主要部分平面图。图35是本专利技术的实施方式I的变形例的半导体装置的主要部分平面图。图36是本专利技术的实施方式I的变形例的半导体装置的主要部分平面图。图37是示出本专利技术的实施方式I的变形例的半导体装置的制造方法的主要部分平面图。图38是示出接着图37的半导体装置的制造方法的主要部分平面图。图39是示出本专利技术的实施方式2的半导体装置的制造方法的主要部分平面图。图40是示出接着图39的半导体装置的制造方法的主要部分平面图。图41是示出接着图39的半导体装置的制造方法的主要部分剖面图。图42是示出接着图40的半导体装置的制造方法的主要部分平面图。图43是示出接着图40的半导体装置的制造方法的主要部分剖面图。图44是示出接着图42的半导体装置的制造方法的主要部分平面图。图45是示出接着图44的半导体装置的制造方法的主要部分平面图。图46是示出接着图44的半导体装置的制造方法的主要部分剖面图。图47是示出接着图45的半导体装置的制造方法的主要部分平面图。图48是示出接着图45的半导体装置的制造方法的主要部分剖面图。图49是示出本专利技术的实施方式2的变形例的半导体装置的制造方法的主要部分平面图。图50是示出接着图49的半导体装置的制造方法的主要部分平面图本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具有：第1层叠膜，隔着第1栅极绝缘膜形成在半导体基板上，由在沿着所述半导体基板的主面的第1方向上延伸的、第1选择栅电极以及所述第1选择栅电极上的第1帽绝缘膜构成；第1存储器栅电极，隔着包括第1电荷积蓄层的第2栅极绝缘膜而与所述第1选择栅电极的在所述第1方向上延伸的第1侧壁的相反侧的第2侧壁邻接，所述第1存储器栅电极在所述第1方向上延伸；第1供电部，是所述第1方向中的所述第1选择栅电极的端部，在平面视图中所述第1供电部从所述第1帽绝缘膜露出；以及第1栓，与所述第1供电部的上表面连接，所述第1存储器栅电极相比于平面视图中的所述第1供电部以及所述第1帽绝缘膜之间的边界更靠所述第1帽绝缘膜侧终止。
【技术特征摘要】
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【专利技术属性】
技术研发人员：鸟羽功一，茶木原启，川岛祥之，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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