内嵌式封装体结构制造技术

本实用新型专利技术揭露一种内嵌式封装体结构，其包括：至少一封装体，所述封装体包括至少一内嵌座体，所述内嵌座体具有至少一连接端口，所述连接端口开放于所述封装体外侧。本实用新型专利技术特点在于，改进现有系统级封装结构将多颗IC封装整合于同一封装体时所发生因单一IC故障而导致整颗封装体报废的缺失，可方便组装、扩充、测试与替换IC零件，同时具有缩短工艺时间、降低积热、节省成本以及增加良率的功效。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
内嵌式封装体结构
本技术涉及一种封装体结构，尤其涉及一种具有内嵌座体的整合式封装体结构。
技术介绍
近年来的半导体封装技术包括有二维的系统单芯片(System on Chip ；SoC)，目的在于将电子系统集成于单一芯片的集成电路，并具有低功耗、高性能、实装面积小的优点，但系统单芯片的设计时间太长，且不同元件封装于同一颗IC上，其所生产的1C，仍占有相当大面积，其应用范围有限。而系统级封装(System in Package ;SiP)为新型的封装技术,可将一个系统或子系统的全部或大部分电子功能配置在整合型基板，相较于SOC更具有小型化、高功能、开发周期短、低价格的优点，其中，系统级封装包括三维整合型的系统级封装(SiP) 3D IC,以及同为3D整合型的硅穿孔(Through Silicon Via ；TSV) 3D IC等3种技术。但硅穿孔3D IC技术，技术门槛与制造成本仍太高，应用尚未广泛，故目前以如多芯片封装(Mult1-chip Package ;MCP)技术、芯片堆叠(Stack Die)、层叠封装(Package onPackage ;PoP)、PiP (Package in Package)、内埋式基板(Embedded Substrate)等技术为业界主流技术。前述如MCP等技术的系统极封装工艺，皆是将多颗IC整合于一封装体内，惟，整合前的IC通常并非皆为已知的良好芯片(known good die)，欲将所有IC整合必然面临整合前后的复杂测试过程以及散热的问题，更甚者，当任一 IC故障，则所述3D IC只能整颗报废。因此，如何在目前的系统级封装技术提出一解决方案，实为一亟欲解决的问题。
技术实现思路
有鉴于现有技术的缺失，本技术的目的在于提供一种便于组装、扩充、测试与替换的封装结构。为达上述目的，本技术提供一种内嵌式封装体结构，其包括:至少一封装体，所述封装体包括至少一第一内嵌座体，所述第一内嵌座体具有至少一连接端口，所述连接端口开放于所述封装体外侧。上述的内嵌式封装体结构，其中所述封装体更包括至少一第一电路基板与所述第一内嵌座体连接。上述的内嵌式封装体结构，其中更包括至少一中介层及至少一连接件，所述中介层设于所述封装体一表面以连接一第一电子载体，所述连接件电性连接个别的所述封装体与所述第一电子载体。上述的内嵌式封装体结构，其中所述第一电子载体为电路板或芯片或电子元件或封装元件，所述第一电子载体与所述封装体的所述连接端口电性连接。上述的内嵌式封装体结构，其中所述中介层为散热膏或硅基板或垫片或薄膜。上述的内嵌式封装体结构，其中所述连接件为导电胶或电线或运用线路重布技术的镀线。上述的内嵌式封装体结构，其中所述内嵌座体为固态封模材料或射出成型的公座或母座。上述的内嵌式封装体结构，其中所述至少一第一电子载体或所述封装体上更包括一溅镀处理层，或所述封装体或所述至少一第一电子载体之间更包括一金属材质层。上述的内嵌式封装体结构，其中所述电路基板为能够移除的金属载板或可图案化的金属载板。上述的内嵌式封装体结构，其中所述封装体更包括设于所述连接端口中而与内嵌座体接合的至少一端子，所述端子与所述电路基板的金属接点电性连接。本技术特色在于，改进现有将IC整个于同一颗封装体内却导致单一 IC故障而整颗IC报废的缺失，以高脚数(high pin count)的内嵌式封装体为载体，并通过将周边IC插接于连接端口，通过可依照不同功能的需求而插接周边1C、模块、控制器(ContiOller)，亦或以排线连接至其他系统或装置，进而达到方便组装、扩充、测试与替换IC零件的优点，因此，本技术具有缩短工艺时间、降低积热、节省成本以及增加良率的功效。以下结合附图和具体实施例对本技术进行详细描述，但不作为对本技术的限定。【附图说明】图1-1:为本专利技术工艺第一实施例的组装示意图(一)；图1-2:为本专利技术工艺第一实施例的组装示意图(二)；图2:为本专利技术工艺第一实施例以另一态样的内嵌座体来实施的组装示意图(一)；图3:为本专利技术工艺第一实施例以另一态样的内嵌座体来实施的组装示意图(二)；图4:为本专利技术工艺第一实施例的组装示意图(三)；图5:为本专利技术工艺第一实施例以另一态样的封装体来实施的组装示意图(一)；图6:为本专利技术工艺第一实施例以另一态样的封装体来实施的组装示意图(二)；图7:为本专利技术工艺第二实施例的组装示意图(一)；图8:为本专利技术工艺第二实施例的组装示意图(二)；图9:为本专利技术工艺第二实施例的组装示意图(三)；图10:为本专利技术工艺第三实施例的组装示意图；图11:为本专利技术结构第三实施例再扩充示意图；图12:为本专利技术结构的组合图。其中，附图标记连接端口.ll、llb、llc、lld、lle、llf、lly、llz第一内嵌座体.l、la、lb、ld、le、lf、lz第二内嵌座体.1c金属接点.21、21z、22第一电路基板.2、2b、2d、2e、2f、2z第二电路基板.2c封装体.3、3a、3b、3d、3e、3f、3z中介层.4第一电子载体.5、5a第二电子载体.7、7a第三电子载体.8Micro-USB接头.a连接组件.b芯片.c电子元件.d端子.P【具体实施方式】为了能更进一步了解本技术的特征及
技术实现思路
，请参阅以下有关本技术的详细说明与附图，然而所附的附图仅提供参考与说明用，并非用来对本技术加以限制。首先请参照图1-1至图6，说明本技术内嵌式封装体结构的第一实施例，而为使本
技术实现思路
更易于了解，底下以制作一种USB3.0 / MiciO-USB双接头快闪存储碟的步骤为例说明。如图1-1所示，本技术结构包括一封装体3，所述封装体包括具有多个连接端口 11的一第一内嵌座体I及一电路基板2,所述电路基板2具有快闪记忆体芯片(图未不出)、控制电路(图未示出)及USB2.0、USB3.0金属接点21、22，所述第一内嵌座体I可为固态封模材料(Epoxy Molding Compound,EMC)或射出成型的公座或母座，以下则皆以母座为实施来说明；此时，这些连接端口 11尚未外露于所述封装体3外侧；如图1-2所示，所述封装体的连接端口 11是可采用切割的方式外露，亦可通过将第一内嵌座体I放置在可使这些连接端口 IlUla外露而开放于所述封装体3外侧的特定位置，则这些连接端口 11分别开放于所述封装体3外侧；此外，第一内嵌座体I以如图2所示的另一种态样实施，其与图1-1差异在于此是以分别具有一连接端口 Ila的多个第一内嵌座体Ia与第一电路基板2连接后再封装来形成一封装体3a，接续如图3所示，此封装体3a经切割后，这些内嵌座体Ia分别的连接端口Ila外露于封装体3a;至此，即可轻易地如图1-2或图3所示将Micro-USB接头a插接于这些连接端口11 (或连接端口 11a)，后续再进一步如图4所示，以SMT技术或以卡合、接合后(亦可再选择性地灌胶)的组装式技术将USB3.0连接组件b与所述封装体3连接(详细组装方式已揭露于中国台湾专利证书号第M439795号说明书内文，所述说明书内文主要包括将原USB2.0接口的存储碟升级为可用于USB3.0接口存储碟的技术特征)，形成本文档来自技高网...

【技术保护点】
一种内嵌式封装体结构，其特征在于，包括： 至少一封装体，所述封装体包括至少一第一内嵌座体，所述第一内嵌座体具有至少一连接端口，所述连接端口开放于所述封装体外侧。

【技术特征摘要】
2013.07.01 TW 102212355;2013.07.11 TW 102124848;201.一种内嵌式封装体结构，其特征在于，包括: 至少一封装体，所述封装体包括至少一第一内嵌座体，所述第一内嵌座体具有至少一连接端口，所述连接端口开放于所述封装体外侧。2.根据权利要求1所述的内嵌式封装体结构，其特征在于，所述封装体更包括至少一第一电路基板与所述第一内嵌座体连接。3.根据权利要求1或2所述的内嵌式封装体结构，其特征在于，更包括至少一中介层及至少一连接件，所述中介层设于所述封装体一表面以连接一第一电子载体，所述连接件电性连接个别的所述封装体与所述第一电子载体。4.根据权利要求3所述的内嵌式封装体结构，其特征在于，所述第一电子载体为电路板或芯片或电子元件或封装元件，所述第一电...

【专利技术属性】
技术研发人员：龙振炫，吕建贤，郑雅云，林国华，
申请(专利权)人：群丰科技股份有限公司，
类型：新型
国别省市：中国台湾;71