一种半导体器件及其制造方法技术

本发明专利技术属于半导体存储器技术领域，具体涉及一种半导体器件，包括至少一个半导体衬底、一个源区、一个漏区、一个浮栅、一个控制栅以及一个用于连接所述浮栅与衬底的栅控p-n结二极管。本发明专利技术所提出的半导体器件用浮栅存储信息，并通过所述栅控p-n结二极管对浮栅进行充电或放电，具有控制栅耦合率高，对数据进行存储时操作电压低的优点。本发明专利技术能够实现快速存储以及与逻辑器件和闪存器件的兼容制造。

【技术实现步骤摘要】

本专利技术涉及，特别涉及一种平面沟道的半导体器件及其制造方法，属于半导体存储器
。
技术介绍
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。图1为中国专利201010254185.0中提出的一种半导体存储器，所示301为衬底，可以为单晶硅或者为绝缘体上的硅，且被低浓度的η型或P型杂质掺杂过。所示302、303分别为器件的源区和漏区，源区302与漏区303的掺杂类型相同，且与衬底301的掺杂类型相反。所示304为具有与衬底相反掺杂类型的掺杂区，且其掺杂浓度明显低于漏区303的掺杂浓度。所示306为作为电荷存储节点的具有导电性的浮栅区，浮栅区306通常与源区302、漏区303的掺杂类型相反，且与衬底的掺杂类型相同。所示305为由浮栅区306中的杂质扩散形成的掺杂区。所不307、315、316为导体层,可以为金属、合金或者为掺杂的多晶硅。所示308、309为绝缘薄膜，可以为二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料。所示侧墙314为二氧化硅或者氮化硅材料的绝缘薄膜。掺杂区305与掺杂区304构成p-n结二极管，该p-n结二极管与绝缘薄膜309、导体层307构成一个以导体层307为栅极的栅控二极管，该栅控二极管的阳极与浮栅区306相连接，阴极与漏区303相连接；或者，该栅控二极管的阴极与浮栅区306相连接，阳极与漏区303相连接。同时，通过栅控二极管对浮栅区306进行充电或放电以此改变储存在浮栅区306内的电荷数量，此电荷数量决定了半导体存储器器件的逻辑状态。中国专利201010254185.0中提出的半导体存储器，控制栅耦合率低，在对数据进行存储时需要较高的操作电压。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种控制栅耦合率高的半导体存储器，从而可以在低的操作电压条件下实现对数据的存储。为达到本专利技术的上述目的，本专利技术提出了一种半导体器件，具体包括:—个具有第一种掺杂类型的半导体衬底；在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；在所述半导体衬底内形成的介于所述源区与漏区之间的沟道区；在所述源区、沟道区和漏区之上形成的第一层绝缘薄膜；在所述漏区之上的第一层绝缘薄膜中形成的一个浮栅开口区域，所述的浮栅开口区域的靠近沟道区的一侧边沿与沟道区的距离大于I纳米；其特征在于，还包括:在所述第一层绝缘薄膜和所述浮栅开口区域之上、覆盖所述沟道区和所述的浮栅开口区域的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，通过在所述浮栅之下的浮栅开口区域在所述浮栅与漏区之间形成的一个P-n结二极管；覆盖所述浮栅与所述p-n结二极管的第二层绝缘薄膜；在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅；以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。如上所述的半导体器件，所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者具有高介电常数值的绝缘材料形成，其物理厚度范围为1-20纳米。如上所述的半导体器件，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。如上所述的半导体器件，所述的第一种掺杂类型为η型，所述的第二种掺杂类型为P型；或者，所述的第一种掺杂类型为P型，所述的第二种掺杂类型为η型。如上所述的半导体器件，所述的p-n结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅区相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅区相连接，所述栅控二极管的阳极与所述漏区相连接。进一步地，本专利技术还提出了如上所述的半导体器件的制造方法，包括:在具有第一种掺杂类型的半导体衬底内形成具有第二种掺杂类型的轻掺杂的源区和漏区；在所述半导体衬底表面形成第一层绝缘薄膜并刻蚀所形成的第一层绝缘薄膜形成浮栅开口区域，所形成的浮栅开口区域的靠近沟道区的一侧边沿与沟道区的距离大于I纳米；接着，在已形成的结构的暴露表面上淀积形成第一层导电薄膜，该薄膜为具有第一种掺杂类型的多晶娃;通过光刻和刻蚀所述第一层导电薄膜形成器件的浮栅，其中，浮栅至少覆盖沟道区和所述的浮栅开口区域，通过在浮栅之下的所述浮栅开口区域在浮栅与漏区之间形成一个p-n结二极管；接着，在已形成的结构的暴露表面上淀积形成第二层绝缘薄膜；在所述第二层绝缘薄膜之上淀积形成第二层导电薄膜；通过光刻和刻蚀所述第二层导电薄膜以形成器件的控制栅，其中，控制栅在沿沟道方向上的长度超过浮栅，覆盖并包围浮栅；进行第二种掺杂类型的离子注入，对控制栅和未被控制栅覆盖的半导体衬底进行掺杂，形成自对准的源区、漏区和控制栅的掺杂结构。以导电材料形成用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。如上所述的半导体器件的制造方法，所述的第一种掺杂类型为η型，所述的第二种掺杂类型为P型；或者，所述的第一种掺杂类型为P型，所述的第二种掺杂类型为η型。如上所述的半导体器件的制造方法，所述的第一层绝缘薄膜、第二层绝缘薄膜为二氧化硅、氮化硅、氮氧化硅或者为具有高介电常数值的绝缘材料，其物理厚度范围为1-20纳米。如上所述的半导体器件的制造方法，所述的第二层导电薄膜为金属、合金或者为掺杂的多晶硅。本专利技术所提出的半导体器件用浮栅存储信息，并通过所述栅控p-n结二极管对浮栅进行充电或放电，具有控制栅耦合率高，对数据进行存储时操作电压低的优点。本专利技术能够实现快速存储、以及与逻辑器件和闪存器件的兼容制造。【附图说明】图1为中国专利201010254185.0中提出的一种半导体存储器的剖面图。图2为本专利技术所提出的半导体器件的一个实施例的剖面图。图3为图2所示半导体器件的转移特性曲线图。图4至图10为本专利技术提出的半导体器件的制造方法的一个实施例的工艺流程图。【具体实施方式】下面结合附图与【具体实施方式】对本专利技术作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本专利技术的理想化实施例的示意图，本专利技术所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本专利技术实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本专利技术的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。图2是本专利技术所提供的半导体器件的一个实施例，它是沿该器件沟道长度方向的剖面图。如图2，所示200为具有第一种掺杂类型的半导体衬底，半导体衬底200可以为单晶硅、多晶硅或者为绝缘体上的硅，且被低浓度的η型或P型杂质掺杂过。所示201为该半导体器件的具有第二种掺杂类型的源区，所示202为该半导体器件的具有第二种掺杂类型的漏区，源区201和漏区202的掺杂类本文档来自技高网...

【技术保护点】
一种半导体器件，包括：一个具有第一种掺杂类型的半导体衬底；在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；在所述半导体衬底内形成的介于所述源区与漏区之间的沟道区；在所述源区、沟道区和漏区之上形成的第一层绝缘薄膜；在所述漏区之上的第一层绝缘薄膜中形成的一个浮栅开口区域，所述的浮栅开口区域的靠近沟道区的一侧边沿与沟道区的距离大于1纳米；其特征在于，还包括：在所述第一层绝缘薄膜和所述浮栅开口区域之上、覆盖所述沟道区和所述的浮栅开口区域的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，通过在所述浮栅之下的浮栅开口区域在所述浮栅与漏区之间形成的一个p‑n结二极管；覆盖所述浮栅与所述p‑n结二极管的第二层绝缘薄膜；在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅；以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。

【技术特征摘要】
1.一种半导体器件，包括: 一个具有第一种掺杂类型的半导体衬底； 在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区； 在所述半导体衬底内形成的介于所述源区与漏区之间的沟道区； 在所述源区、沟道区和漏区之上形成的第一层绝缘薄膜； 在所述漏区之上的第一层绝缘薄膜中形成的一个浮栅开口区域，所述的浮栅开口区域的靠近沟道区的一侧边沿与沟道区的距离大于I纳米； 其特征在于，还包括: 在所述第一层绝缘薄膜和所述浮栅开口区域之上、覆盖所述沟道区和所述的浮栅开口区域的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，通过在所述浮栅之下的浮栅开口区域在所述浮栅与漏区之间形成的一个p-n结二极管； 覆盖所述浮栅与所述P-n结二极管的第二层绝缘薄膜； 在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅； 以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。2.根据权利要求1所述的半导体器件，其特征在于，所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者具有高介电常数值的绝缘材料形成，其物理厚度范围为1-20纳米。3.根据权利要求1所述的半导体器件，其特征在于，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。4.根据权利要求1所述的半导体器件，其特征在于，所述的第一种掺杂类型为η型，所述的第二种掺杂类型为P型；或者，所述的第一种掺杂类型为P型，所述的第二种掺杂类型为η型。5.根据权利要求1所述的半导体器件，其特征在于，所述的P-n结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅区相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与...

【专利技术属性】
技术研发人员：刘磊，刘伟，王鹏飞，
申请(专利权)人：苏州东微半导体有限公司，
类型：发明
国别省市：江苏;32