本发明提供一种于多重内存单元组成的内存装置擦除期间，减少峰值电场的方法。于擦除期间，本内存单元的电场Ｅ＃－［ｆｉｅｌｄ］是由方程式Ｅ＃－［ｆｉｅｌｄ］～ａ＃－［ｇ］（Ｖ＃－［ｇａｔｅ］－Ｖ＃－［ｔｈ］＋Ｖ＃－［ｔｕｖ］）＋（ａ＃－［ｓ］...

提供一种用于在闪速ＥＥＰＲＯＭ存储单元阵列中对基准单元晶体管进行编程检验操作的基准微调检验电路及方法。使用基准电流分支（１４）而产生基准电流，其对应于准备编程的基准单元的预定过激励电压。漏极电流分支（１６）耦合至准备编程的基准单元晶体管...

本发明提供一种集成电路装置，其包含一个存储器阵列（１０），该存储器阵列具有多个配置于多个行（１２）与多个列（２３）中的存储器单元。其提供了第一和第二冗余行（１７）存储器单元及第一冗余列（１８）存储器单元。测试电路（２０１）连接至存储器阵...

源极电阻或正电压连结至快闪存储单元的源极以及负偏压施加至快闪存储单元的基板或ｐ－井以在编程期间和／或快闪存储装置的擦除后自动编程扰乱（Ａｕｔｏｍａｔｉｃ　Ｐｒｏｇｒａｍ　Ｄｉｓｔｕｒｂ　ａｆｔｅｒ　　Ｅｒａｓｅ，ＡＰＤＥ）处理期间加强效...

具有多位内存单元的内存装置及制造方法使用自组装以在触片上提供聚合物内存单元到晶体管数组。使用自组装使聚合物内存单元位于晶体管数组的触片的精确位置。聚合物内存单元根据特定域值上的电流改变电阻值。内存单元随时间保持电阻系数值。

本发明揭示一种系统（６００、８００）以便为虚拟接地闪存（６４０）的操作产生闪速存储单元（８６６）的逻辑状态指示（６７９）。系统（６００、８００）包含有位线预先充电和保持电路（６６０、８５５），可用于在读取操作期间提供源极端电压（８５９）...

本发明揭露出一种用于多级单元闪存装置的部分页编程的方法与装置。在一多级单元闪存中，新部分页编程信息可被存取（５１０）。先前储存在存储器中的信息可被存取（５２０）。新的与先前的信息可结合于一闪存装置的一页缓冲器中（５３０）。可选择地，新的...

在一种用于测试形成在半导体衬底（３０２）的闪存单元（３０４）的内建式自测试（Ｂｕｉｌｔ－ｉｎ　　Ｓｅｌｆ　　Ｔｅｓｔ，ＢＩＳＴ）系统（３００）中，ＢＩＳＴ接口（３１２），前端状态机（３１４），以及后端状态机（３１６）形成在该半导体衬底（...

一种在多位快闪记忆阵列中的快闪记忆单元（１０）的擦除方法，其中该快闪记忆单元的位放置在正常及附增位置。对位于该正常位置的位执行一次擦除确认，若该位于正常位置的位失败，且若该擦除计数器尚未达到其最大值，则对该正常位与该附增位施加擦除脉冲。...

双位电介质存储单元（４８）的阵列（４０）包含有多条位线。第一条位线（２０１）形成用于阵列（４０）中列存储单元内的多个存储单元（４８）的每一个的源极区。第二条位线（２０２）形成用于列存储单元内的多个存储单元（４８）的每一个的漏极区。相反导...

本发明揭示了一种用来在读取操作期间感测目标存储单元（３０５）中的电流的存储电路配置。根据一实施例，该存储电路配置包含该目标存储单元（３０５）以及与该目标存储单元（３０５）邻接的第一邻近存储单元（３５５）。该目标存储单元（３０５）具有连接...

本发明由于以半导体阵列（１００、２００、２１２、３００、４００）中的个别半导体装置改变状态的方式协助提高效率，而有助于该等半导体装置。可在无须晶体管型电压控制的情形下，将状态改变电压施加到该半导体装置的阵列（１００、２００、２１２、３０...

一种在包含了有源列（４５ｂ）与（４５ｇ）和无源（例如，有缺陷的）列（４６ｃ）与（４５ｆ）的存储单元（４８）的阵列（３０）内存储数据模式与再现该数据模式的方法，包括在该有源列（４５ｂ）和（４５ｇ）内存储该数据模式。确认无源存储单元编程模式...

本发明公开了一种编程多级别、双单元存储器件（６）的方法。所述方法包括将第一电荷储存单元（３８、４０）及第二电荷储存单元（３８、４０）独立地编程到各自的数据状态，所述数据状态选自空白编程级别或多个带电荷编程级别中的一个。本发明还公开了一种...

一种存储器装置（１００）包括导电结构（２１０）、许多的电介质层（４１０至４３０）以及控制栅极（５１０）。电介质层（４１０至４３０）绕着该导电结构（２１０）而形成，而该控制栅极（５１０）形成于该电介质层（４１０至４３０）上。导电结构（２１...

一种地址解码器。该地址解码器包括多个解码器电路。每个解码器电路包括第一级（ｆｉｒｓｔ　ｓｔａｇｅ），该第一级包括具有ｎ－１个输入端的第一逻辑电路，这些ｎ－１个输入端为传送至每个解码器电路的ｎ个输入端的子集（ｓｕｂｓｅｔ）。每个解码器电路...

一种包括用来连接到设置于集成电路（ＩＣ）芯片的图形总线的ＲＡＭＤＡＣ（１２０）的图形子系统，与图形处理器（１１５）分离。于一个实施例中，图形处理配置成响应于图形指令而再现数字图像信息，并将该数字图像信息储存于存储器中。ＲＡＭＤＡＣ　ＩＣ...

本发明提供一种使用譬如显示数据通道（ＤＤＣ）端口的视频端口的方法和装置，该视频端口有二个模式用来传输和接收串行数据流。于一个模式中，ＤＤＣ端口用来控制譬如个人网际网络通信器（ＰＩＣ）的信息处理系统的视频显示器的运行。于另一个模式中，ＤＤ...

根据本公开，用于经由接口（１１８）向显示设备发送控制字符的发送器（１１０）包括：发送器部分，其被配置为将具有多个比特的控制字符发送到显示设备。该发送器还包括被配置为分析控制字符中的比特的值和并构造对应的再平衡控制字符的逻辑（１２０）。再...

一种处理器（１０）包括高速缓存存储器（ｃａｃｈｅ）（１６）、第一变换检测缓冲器（Ｔｒａｎｓｌａｔｉｏｎ　　Ｌｏｏｋ－ａｓｉｄｅ　　Ｂｕｆｆｅｒ；ＴＬＢ）（３０）以及标记符电路（ｔａｇ　　ｃｉｒｃｕｉｔ）（３６）。该高速缓存存储器包括用于...