具有自组装聚合物薄膜的内存装置及其制造方法制造方法及图纸

具有多位内存单元的内存装置及制造方法使用自组装以在触片上提供聚合物内存单元到晶体管数组。使用自组装使聚合物内存单元位于晶体管数组的触片的精确位置。聚合物内存单元根据特定域值上的电流改变电阻值。内存单元随时间保持电阻系数值。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于电子内存装置，尤其关于一种具有聚合物制成的内存装置。
技术介绍
目前，计算机系统一般都是基于对二元资料的操作。其中逻辑值1是通过高电压电平(近似Vcc，一般约为3.3或5伏特)来表示，逻辑值0是通过低电压电平(近似Vss一般约为0伏特或接地)来表示。传统的随机存储内存单元，例如动态随机存储内存(DRAM)，是将一电容单元充电至一高电压电平以存储逻辑1，且对该电容放电至一低电压电平来存储逻辑0。而在动态随机存储内存进行读取时，是通过将电容单元上所检测到的电压和高电压电平Vcc与低电压电平Vss之间的一参考电压进行比较，且根据所比较的结果而锁存高电压Vcc或低电压Vss的电平。同样，将多个输入输出数据线设置在近似高电压电平Vcc或低电压电平Vss时，动态随机存储单元中读出的资料即可输出至动态随机存储内存之外部及其外围设备。对内存存储容量需求的不断增长，即会要求每个动态随机存储内存芯片可以存储更多的位数(Bit)。动态随机存储内存芯片的位数，可以通过增加动态随机存储单元的集成度(即单位芯片面积上所占有的动态随机存储单元数)，或动态随机存储单元的容量(即每一动态随机存储单元所能存储的位数)来得到提高。要提升动态随机存储单元的集成度，是需要研发更高端的电路设计及制造工艺，以将更小的动态随机存储单元集成为更高密度的矩阵。这将会耗时之外，还需要花费昂贵的光刻(photolithographic)工艺和光刻设备。此外，随着动态随机存储单元不断的变小，且其矩阵密度也不断增加，则会对其物理组件，如每个电容所能存储的电荷数，产生更多的限制。对于易失性存储内存(Volatile Memory)如动态随机存储内存与非易失性存储内存(Non-volatile Memory)如闪存(Flash Memory)而言，其都可通过在每内存单元的储存多个位数(bit)的方式提高内存元件的储存容量。其中一方法为，将多于传统的两个电压电平存储在同一内存单元内，且每一电压电平即表示一个不同的数据值。例如，在一内存单元内，可将所存储的资料看作是四个可得到的电压电平中的一个用0伏电压电平来表示一个两位的逻辑字“00”，用近似1伏的电压电平来代表一个逻辑字“01”，用近似2伏的电压电平来表示一个逻辑“10”，以及用近似3伏的电压电平来表示一个逻辑“11”。通过这种方式，一个最高位(MSB)与一个最低位(LSB)可以存储在同一个内存单元中。其中电压电平的确切值及其数量可根据需要进行设计。而存有多个值的内存，会在实际执行中产生一系列的问题。例如Murotani等人(1977 IEEE International Solid State Circuit Conference，Digest of Technical Papers，pp.74-75，1977)已提出一种四级电压的储存装置。其中一最高位(MSB)与一最低位(LSB)可存储在同一个内存单元中，并以作为电容电压的功函数。该最高位(MSB)是通过检测到所存储的电压，并将其与一大致为Vcc一半的参考电压做比较而获得的。在检测出最高位(MSB)后，最低位(LSB)则是将所存储的电压与Vcc一半正负偏移三分之一Vcc后的电压做比较。该三分之一Vcc的偏移正负号取决于最高位(1，0)。但为了获得较强的感测信号，该存储电容需要有较高的电容值。这也就不可避免会占用芯片的大量的面积，另一方面，为获得比较高的电容值，也必须使用具有较高的介电常数的材料，或者可能需结合上述二者。因此，有必要提供一种性能良好的芯片，其在有效使用芯片面积下而可储存多个值。
技术实现思路
本专利技术要解决的技术问题是提供一种易于制造且提高芯片存储密度的多位内存单元。为解决上述技术问题，本专利技术提供内存单元的制造方法。该方法包括形成一第一电极；通过自组装在该第一电极上形成内存元件，其中该内存元件包括一仅附着于第一电极并在电场的作用下具有多个可选的电阻值的聚合物；以及在该内存元件上形成一第二电极。本专利技术还提供一种内存装置。该内存装置包括一可寻址的晶体管数组；一覆盖该晶体管数组的介电层；若干个触片，该触片穿过该介电层连接至该晶体管数组，且至少部分触片暴露于该介电层外；形成于该部分暴露的触片上的内存元件，且该内存元件仅形成在触片上，而非在该介电层上；以及一与每个内存元件接触的公共电极。本专利技术还提供一种内存元件的制造方法。该方法包括形成一晶体管数组；在该晶体管数组上形成一介电层；形成导电触片与该晶体管数组相接触并穿过该介电层；在该触片上通过自组装形成具有多个可选的电阻值的内存元件；以及在该内存元件上形成与各内存元件相连的一公共电极。附图说明图1是本专利技术的内存芯片的示意图；图2是图1中内存芯片一部分的剖面图；图3是图2所示的内存矩阵的侧视图；图4是在图3所示的导电插塞上形成阻隔层后的结构示意图；图5是在图4所示的阻隔层上形成粘着层的示意图；图6是通过自组装方法在图5所示的触片上形成聚合物内存元件的结构示意图；图7是在图6所示的内存元件上形成公共电极的示意图；图8是该自组装方法的示意图；和图9是本专利技术另一实施例通过自组装方法形成的导电路径示意图。具体实施例方式本专利技术提出且解决关于形成内存单元及内存装置之问题，包括提供可增加蕊片存储密度且易于制造的多位内存单元。本专利技术的内存装置包括一可寻址的晶体管数组，一覆盖该晶体管数组的介电层和若干个触片。该触片穿过该介电层连接至该晶体管数组。若干个内存元件(memory element)通过自组装形成于触片上。这些内存元件包括一种可根据外加电场而变化其电阻值的材料。根据变化的外加电场，其电阻值可以设定于若干个固定值之一。该若干的电阻值相应于每一内存单元的相应多位值。该内存元件材料可以为共轭聚合物(conjugated polymer)，phtalocyanine和卟啉。通过形成该内存装置的自组装方法可提供有效且精致方法以产生一具有多位内存单元(memory cells)的高紧凑内存元件。现有的动态随机存储内存芯片中，将表示“0”或“1”的电荷存储在半导体晶元的电容里。该电荷是藉由控制一场效应晶体管的源极与电容一端相连而注入到电容里的，该场效应晶体管的漏极可选择性与一电源Vss相连，而该电容的另一端是与一公用接地端相连。此类组件的结构和操作也为业界所习知。该电容，场效应晶体管及其相互连接都是通过昂贵的光刻方法形成的。下面将结合附图对本专利技术作进一步的详细说明。本专利技术的内存装置10包括若干个动态随机存储单元12。每个动态随机存储单元12具有一晶体管14和一内存元件16。在本实施例中，如图所示共有16个动态随机存储单元12。可以理解的是，该动态随机存储单元12的数量不应以本实施例为限。该内存装置10还包括一行译码器18与一列译码器20，用于寻址各个存储单元12。本专利技术的内存装置10还包括一信号地址操作区22(RGA block)，是在直接内存存取(DMA)操作时接收登入地址信号。它可以确定该登入地址信号的目的地址，并在内存单元12中产生存储资料的动态随机存储地址。每个内存元件16一端与一公共电极38相联，而另一端与在内存单元12中的一晶体管14相联。图1所示的为该内存装置的电路示意图。应当说明的是，该电路示意本文档来自技高网...

【技术保护点】
一种内存装置，其包括：　　　　一可寻址的晶体管数组；　　　　一覆盖该晶体管数组的介电层；　　　　若干个触片，该触片穿过该介电层而与该晶体管数组连接，且至少部分触片暴露于该介电层外；　　　　形成在该部分外露触片上的多个内存元件，且该内存单元仅形成在触片上，而非在该介电层上；以及　　　　一与每一内存元件接触的公共电极。

【技术特征摘要】
US 2001-5-7 60/289,0541.一种内存装置，其包括一可寻址的晶体管数组；一覆盖该晶体管数组的介电层；若干个触片，该触片穿过该介电层而与该晶体管数组连接，且至少部分触片暴露于该介电层外；形成在该部分外露触片上的多个内存元件，且该内存单元仅形成在触片上，而非在该介电层上；以及一与每一内存元件接触的公共电极。2.如权利要求1所述的内存装置，其特征在于该触片包括一第一传导性材料，该第一传导性材料与该晶体管数组相接触并穿过该介电层。3.如权利要求2所述的内存装置，其特征在于该内存元件包括一阻值可变的材料，该材料根据外加电场的变化而相应改变其阻值。4.如权利要求3所述的内存装置，其特征在于该材料可被设定且维持在至少三个不同的电阻值之其中之一。5.如权利要求4所述的内存装置，其特征在于该材料具有仅粘附触片而不粘附介电层的属性。6.如权利要求4所述的内存装置，其特征在于该材料为共轭聚合物。7.如权利要求6所述的内存装置，其特征在于该共轭聚合物至少为聚对二甲苯，polyphenylvenyene，聚苯胺，聚噻吩或聚吡咯之一。8.如权利要求4所述的内存装置，其特征在于该材料为polymericphtalocyanine。9.如权利要求4所述的内存装置，其特征在于该材料为聚合卟啉。10.如权利要求3所述的内存装置，其特征在于该触片包括一导电插塞，一置于该导电插塞顶部的阻隔层，以及一位于该阻隔层上的粘着层，其中该导电插塞从晶体管向介电层的顶部延伸。11.如权利要求10所述的内存装置，其特征在于该导电插塞由铝制成。12.如权利要求11所述的内存装置，其特征在于该阻隔层由钨制成。13.如权利要求12所述的内存装置，其特征在于该粘着层由铜或铜合金制成。14.如权利要求13所述的内存装置，其特征在于该材料为共轭聚合物。15.如权利要求13所述的内存装置，其特征在于该材料为polymericphtalocyanine。16.如权利要求13所述的内存装置，其特征在于该材料为聚合卟啉。17.如权利要求13所述的内存装置，其特征在于该材料为共轭聚合物，polymeric phtalocyanine，及聚合卟啉中的至少一种。18.如权利要求17所述的内存装置，其特征在于该公共电极是由铝制成。19.一种制造内存装置的方法，该方法包括形成一晶体管数组；...

【专利技术属性】
技术研发人员：JH克里格，NF尤达诺夫，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]