半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：形成包括PMOS区的基底，基底上形成有栅极结构、PMOS区栅极结构两侧基底内形成有P型掺杂外延层、P型掺杂外延层表面形成有硅层、基底上形成有覆盖栅极结构顶部的层间介质层；在PMOS区栅极结构两侧层间介质层内形成露出硅层的接触开口；对硅层进行金属分凝肖特基掺杂处理；在接触开口底部形成金属层；通过退火处理，使金属层与硅层反应形成金属硅化物层；在接触开口内形成接触孔插塞。金属分凝肖特基掺杂处理的掺杂离子在金属硅化物层中的固溶度小于在硅层中的固溶度，因此掺杂离子会从金属硅化物层中析出并分凝于金属硅化物层和P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: forming a base including PMOS region, forming a gate structure on the base, forming a P-type doped epitaxy layer on both sides of the base of the PMOS region, forming a silicon layer on the surface of the P-type doped epitaxy layer, forming an interlayer dielectric layer covering the top of the gate structure on the base, and forming an exposure in the interlayer dielectric layer on both sides of the PMOS region gate structure. Contact opening of silicon layer; metal segregation Schottky doping treatment of silicon layer; metal layer formed at the bottom of contact opening; metal layer reacted with silicon layer to form metal silicide layer by annealing treatment; and contact plug formed in contact opening. The solid solubility of doped ions in metal silicide layer treated by metal segregation Schottky doping is less than that in silicon layer, so doped ions will precipitate from metal silicide layer and condense at the interface of metal silicide layer and P-type doped epitaxy layer, thus reducing the Schottky barrier height of PMOS and the contact resistance of PMOS region.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着集成电路制造技术的不断发展，器件关键尺寸不断变小，相应出现了很多问题。如接触孔插塞与掺杂外延层之间接触电阻的增加，从而导致器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。为了降低接触孔插塞与掺杂外延层的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。目前，对于PMOS(MetalOxideSemiconductor)区和NMOS区而言，所采用的金属硅化物的材料相同，但金属硅化物对减小PMOS区和NMOS区的接触电阻的效果不同。当满足NMOS区的接触电阻较小的情况下，PMOS的肖特基势垒高度(SchottkyBarrierHeight，SBH)仍旧较大，PMOS区的接触电阻也相应较大。因此，亟需提供一种形成方法，以减小PMOS区的接触电阻。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，减小PMOS区的接触电阻。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。可选的，所形成的硅层的厚度为3nm至9nm。可选的，形成露出所述硅层的接触开口后，进行金属分凝肖特基掺杂处理之前，还包括步骤：刻蚀去除所述接触开口露出的部分厚度的所述硅层。可选的，刻蚀去除所述接触开口露出的部分厚度的所述硅层后，剩余硅层的厚度为1nm至5nm。可选的，所述金属分凝肖特基掺杂处理的掺杂离子为Pt离子、Co离子或Ni离子。可选的，所述金属分凝肖特基掺杂处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm2至1E15atom/cm2。可选的，所述金属分凝肖特基掺杂处理的掺杂深度占所述硅层厚度的比例为1/3至2/3。可选的，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理。可选的，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理。可选的，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种。可选的，所述P型杂质分凝肖特基掺杂工艺为离子注入工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子为B；所述离子注入工艺的参数包括：注入的离子源为B，注入能量为0.5KeV至5KeV，注入剂量为1E14atom/cm2至5E15atom/cm2；或者，注入的离子源为BF2，注入能量为1.5KeV至15KeV，注入剂量为1E14atom/cm2至5E15atom/cm2。可选的，所述基底还包括NMOS区，所述NMOS区的栅极结构两侧基底内形成有N型掺杂外延层；所述接触开口还形成于所述NMOS区栅极结构两侧的层间介质层内，且露出所述N型掺杂外延层。可选的，形成所述接触开口后，在所述接触开口的底部形成金属层之前，还包括步骤：对所述接触开口露出的N型掺杂外延层进行第二预非晶化处理。可选的，所述第二预非晶化处理的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种。可选的，所述N型杂质分凝肖特基掺杂工艺为离子注入工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子为P；所述离子注入工艺的参数包括：注入离子为P，注入能量为1KeV至6KeV，注入剂量为1E15atom/cm2至1E16atom/cm2。可选的，形成基底的步骤中，所述基底包括衬底、以及位于所述衬底上分立的鳍部。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括PMOS区；栅极结构，位于所述基底上；P型掺杂外延层，位于所述PMOS区栅极结构两侧基底内；金属硅化物层，位于所述P型掺杂外延层表面，其中，所述金属硅化物层和所述P型掺杂外延层界面处具有掺杂离子，且所述掺杂离子通过金属分凝肖特基掺杂处理的方式掺入；层间介质层，位于所述基底上且覆盖所述栅极结构顶部；接触孔插塞，位于所述金属硅化物层上且贯穿所述层间介质层。可选的，所述掺杂离子为Pt离子、Co离子或Ni离子。可选的，所述基底包括衬底、以及位于所述衬底上分立的鳍部。与现有技术相比，本专利技术的技术方案具有以下优点：形成露出硅层的接触开口后，对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理，后续在所述接触开口的底部形成金属层后，所述金属层与所述硅层反应，形成金属硅化物层；由于所述金属分凝肖特基掺杂处理的掺杂离子在所述金属硅化物层中的固溶度小于在所述硅层中的固溶度，因此所述掺杂离子会从所述金属硅化物层中析出，并分凝于所述金属硅化物层和所述P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。可选方案中，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种；一方面，与预非晶化处理常采用的掺杂离子(例如Ge离子)相比，由于B、Ga和In的原子质量更小，因此所述第一预非晶化处理能够实现较小的注入能量和较大的注入剂量，注入能量和注入剂量可以得到精确控制，从而在实现所述第一预非晶化处理的工艺效果的同时，避免所述P型掺杂外延层受到注入损伤的问题，且可以避免出现所述P型掺杂外延层发生应力释放(StressRelease)的问题；另一方面，在后续形成金属硅化物层的退火处理过程中，所述退火处理也同时驱使所述第一预非晶化处理的掺杂离子分凝于所述金属硅化物层和所述P型掺杂外延层的界面处，从而有利于进一步降低PMOS区肖特基势垒高度。可选方案中，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理，因此可以避免多余光罩的使用，从而降低工艺成本。可选方案中，所述基底还包括NMOS区，所述NMOS区的栅极结构两侧基底内形成有N型掺杂外延层，所述金属分凝肖特基掺杂处理未对所述N型掺杂外延层进行掺杂，因此可以避免对NMOS的肖特基势垒高度产生影响，即NMOS仍可以保持较小的肖特基势垒高度，从而避免出现NMOS区的接触电阻增大的问题。可选方案中，形成所述接触开口后，在所述接触开口的底部形成金属层之前，还包括步骤：对所述接触开口露出的N型掺杂外延层进行第二预非晶化处理，所述第二预非晶化处理的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所形成的硅层的厚度为3nm至9nm。3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成露出所述硅层的接触开口后，进行金属分凝肖特基掺杂处理之前，还包括步骤：刻蚀去除所述接触开口露出的部分厚度的所述硅层。4.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀去除所述接触开口露出的部分厚度的所述硅层后，剩余硅层的厚度为1nm至5nm。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的掺杂离子为Pt离子、Co离子或Ni离子。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm2至1E15atom/cm2。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的掺杂深度占所述硅层厚度的比例为1/3至2/3。8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理。9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理。10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种。11.如权利要求10所述的半导体结构的形成方...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11