半导体装置及其制造方法制造方法及图纸

半导体装置及其制造方法。一种半导体装置包括：层叠结构；沟道层，其穿过层叠结构；阱板，其位于层叠结构下方；源极层，其位于层叠结构和阱板之间；连接结构，其将沟道层彼此联接，并且包括接触源极层的第一触点和接触阱板的第二触点；以及隔离图案，其将源极层和阱板彼此绝缘。

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。
技术介绍
非易失性存储器装置用于存储即使没有供电也需要维持的数据。近来，在基板上按照单个层形成存储器单元的二维非易失性存储器装置的集成密度的增加受到限制。因此，已提出了在基板上在垂直方向上层叠存储器单元的三维非易失性存储器装置。三维非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅极以及穿过所述层间绝缘层和所述栅极的沟道层，并且存储器单元可沿着沟道层层叠。已开发出各种结构和制造方法以改进三维非易失性存储器装置的操作可靠性。
技术实现思路
各种实施方式涉及一种具有容易的制造工艺、稳定的结构和改进的特性的半导体装置及其制造方法。根据实施方式，一种半导体装置可包括：层叠结构；沟道层，其穿过层叠结构；阱板，其位于层叠结构下方；源极层，其位于层叠结构和阱板之间；连接结构，其将沟道层彼此联接并且包括接触源极层的第一触点和接触阱板的第二触点；以及隔离图案，其将源极层和阱板彼此绝缘。根据实施方式，一种半导体装置可包括：层叠结构；沟道层，其穿过层叠结构；阱板，其位于层叠结构下方；源极层，其位于层叠结构和阱板之间；连接结构，其位于层叠结构下方，并且包括将沟道层彼此联接的联接图案、将联接图案电联接到源极层的第一接触图案以及将联接图案电联接到阱板的第二接触图案；以及隔离图案，其将源极层和阱板彼此绝缘并且将第一接触图案和第二接触图案彼此绝缘。根据实施方式，一种制造半导体装置的方法可包括以下步骤：在阱板上形成牺牲结构；在牺牲结构上形成层叠结构；形成穿过层叠结构的半导体层；形成穿过层叠结构的狭缝以暴露牺牲结构；通过穿过狭缝去除牺牲结构来形成开口；在通过开口暴露的阱板上形成隔离图案；以及在开口中形成第一源极层，其中，第一源极层通过隔离图案与阱板绝缘。附图说明图1A至图1F是示出根据本专利技术的实施方式的半导体装置的结构的图；图2A至图2D是示出根据本专利技术的实施方式的半导体装置的结构的横截面图；图3A至图3I是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图4A至图4D是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图5A至图5F是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图6A至图6E是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图7A至图7C是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图8A至图8H是示出根据本专利技术的实施方式的半导体装置的制造方法的横截面图；图9和图10是示出根据本专利技术的实施方式的存储器系统的配置的框图；以及图11和图12是示出根据本专利技术的实施方式的计算系统的配置的框图。具体实施方式以下，将参照附图详细描述各种示例性实施方式。在附图中，为了例示方便，可能夸大组件的厚度和长度。在以下描述中，为了简单和简明，可省略相关功能和构造的详细描述。贯穿说明书和附图，相似的标号指代相似的元件。还应当注意，在本说明书中，“连接/联接”不仅是指一个组件直接联接另一组件，而且还指一个组件通过中间组件间接联接另一组件。另外，贯穿说明书，当说到特定部分“包括”特定元件时，这不排除包括其它元件，该特定部分还可包括另一元件，除非另外具体地描述。所描述或示出的多层结构的示例可能未反映存在于该特定多层结构中的所有层(例如，一个或更多个附加层可存在于两个示出的层之间)。作为具体示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”时，第一层可直接形成在第二层上，但是也可表示一个或更多个其它中间层可存在于第一层和第二层之间的结构。图1A至图1F是示出根据本专利技术的实施方式的半导体装置的结构的图。更具体地，图1A、图1D、图1E和图1F是布局图，图1B是沿着图1A的线A-A'截取的横截面图，图1C是沿着图1A的线B-B’截取的横截面图。参照图1A至图1C，半导体装置可包括层叠结构ST、穿过层叠结构ST的沟道结构CH、位于层叠结构ST下方的阱板11、位于层叠结构ST和阱板11之间的源极层12、将沟道结构CH彼此联接的连接结构21以及将源极层12和阱板11彼此绝缘的隔离图案13。层叠结构ST可包括交替地层叠的导电层15和绝缘层16。各个导电层15可以是选择晶体管、存储器单元或虚拟晶体管的栅极。绝缘层16可将层叠的导电层15彼此绝缘。绝缘层16可以是诸如氧化物层的绝缘层。例如，导电层15中的至少一个最下方的导电层可以是下选择晶体管的栅极，导电层15中的至少一个最上方的导电层可以是上选择晶体管的栅极，剩余导电层15可以是存储器单元的栅极。单元阵列可包括垂直存储器串。各个沟道结构CH可包括沟道层18、存储器层17和间隙填充绝缘层19。各个沟道层18可以是选择晶体管或存储器单元的沟道层。沟道层18可以是包括硅(Si)或锗(Ge)等的半导体层。沟道层18可布置在第一方向I-I’以及与第一方向I-I’交叉的第二方向II-II’上。另外，在第一方向I-I’上彼此相邻的沟道层18可按照交错形式布置，以使得其中心可彼此偏移。另外，虚拟沟道结构D_CH可位于沟道结构CH之间。当布置在第二方向II-II’上的沟道结构CH被限定为单个沟道列时，包括虚拟沟道结构D_CH的虚拟沟道列可位于第四沟道列和第五沟道列之间。各个虚拟沟道结构D_CH可具有与各个沟道结构CH相似的结构。换言之，各个虚拟沟道结构D_CH还可包括沟道层18、存储器层17和间隙填充绝缘层19。各个沟道层18可以是虚拟选择晶体管或虚拟存储器单元的沟道层。各个沟道层18的中心部分可开放或被填充。各个沟道层18的开放的中心部分可被填充有间隙填充绝缘层19。另外，各个沟道层18的侧壁可被存储器层17包围。存储器层17可包括电荷阻挡层17A、数据存储层17B和隧道绝缘层17C。数据存储层17B可包括浮栅、电荷捕获材料、硅、氮化物、相变材料、电阻变化材料和纳米点(nanodot)。阱板11可位于基板10上，并且基板10可包括诸如外围电路的下结构。阱板11可以是在擦除操作期间向存储器串提供空穴的空穴源。阱板11可以是未掺杂多晶硅层。源极层12可位于层叠结构ST和阱板11之间。源极层12可以是诸如多晶硅层的导电层，其可掺杂有n型杂质。源极层12可包括上方的第一源极层12A和下方的第二源极层12B。第二源极层12B可从第一源极层12A生长。第一源极层12A可接触连接结构21的第一触点C1，并且第二源极层12B可将第一源极层12A电连接到源极拾取线28。另外，层间绝缘层20可插置在第一源极层12A和层叠结构ST之间。连接结构21可将沟道层18彼此连接，并且包括电连接到源极层12的第一触点C1和电连接到阱板11的第二触点C2。连接结构21可在读操作期间提供从沟道层18经由第一触点C1到源极层12的电流路径，或者可在擦除操作期间提供从阱板11经由第二触点C2到沟道层18的空穴移动路径。连接结构21可以是诸如多晶硅层的半导体层。另外，连接结构21可在其一部分处包括杂质。例如，连接结构21的与源极层12相邻的区域可掺杂有n型杂质。这些杂质可从源极层12扩散，并且掺杂有杂质的区域可用作结。连接结构21可包括将沟道层18彼此连接的联接图案21A、将联本文档来自技高网...

【技术保护点】
1.一种半导体装置，该半导体装置包括：层叠结构；沟道层，所述沟道层穿过所述层叠结构；阱板，该阱板位于所述层叠结构下方；源极层，该源极层位于所述层叠结构和所述阱板之间；连接结构，该连接结构将所述沟道层彼此联接，并且该连接结构包括接触所述源极层的第一触点和接触所述阱板的第二触点；以及隔离图案，该隔离图案将所述源极层和所述阱板彼此绝缘。

【技术特征摘要】
2017.06.07 KR 10-2017-00709811.一种半导体装置，该半导体装置包括：层叠结构；沟道层，所述沟道层穿过所述层叠结构；阱板，该阱板位于所述层叠结构下方；源极层，该源极层位于所述层叠结构和所述阱板之间；连接结构，该连接结构将所述沟道层彼此联接，并且该连接结构包括接触所述源极层的第一触点和接触所述阱板的第二触点；以及隔离图案，该隔离图案将所述源极层和所述阱板彼此绝缘。2.根据权利要求1所述的半导体装置，其中，所述隔离图案被插置在所述阱板和所述源极层之间。3.根据权利要求1所述的半导体装置，其中，所述连接结构在读操作期间提供从所述沟道层经由所述第一触点到所述源极层的电流路径。4.根据权利要求1所述的半导体装置，其中，所述连接结构在擦除操作期间提供从所述阱板经由所述第二触点到所述沟道层的空穴移动路径。5.根据权利要求1所述的半导体装置，该半导体装置还包括穿过所述层叠结构并电联接到所述源极层的源极拾取线。6.根据权利要求5所述的半导体装置，其中，所述源极层包括：第一源极层，该第一源极层接触所述第一触点；以及第二源极层，该第二源极层将所述第一源极层电联接到所述源极拾取线。7.根据权利要求5所述的半导体装置，该半导体装置还包括包围所述源极拾取线的侧壁的绝缘间隔物。8.根据权利要求5所述的半导体装置，该半导体装置还包括插置在所述源极拾取线和所述源极层之间的结。9.根据权利要求1所述的半导体装置，其中，所述隔离图案包括：第一区域，该第一区域沿着所述阱板的表面延伸；以及第二区域，该第二区域联接到所述第一区域并在所述连接结构的侧壁上延伸。10.根据权利要求9所述的半导体装置，其中，所述隔离图案的所述第二区域被插置在所述第一触点和所述第二触点之间。11.根据权利要求1所述的半导体装置，其中，所述隔离图案包括：第一区域，该第一区域沿着所述阱板的表面延伸；以及第二区域，该第二区域与所述第一区域间隔开并接触所述连接结构的间隙填充绝缘层的侧壁。12.根据权利要求1所述的半导体装置，该半导体装置还包括存储器层，该存储器层包围所述沟道层和所述连接结构并且包括暴露所述第一触点和所述第二触点的开口。13.根据权利要求1所述的半导体装置，其中，所述连接结构包括：联接图案，该联接图案将所述沟道层彼此联接；第一接触图案，该第一接触图案将所述联接图案连接到所述源极层；第二接触图案，该第二接触图案将所述联接图案连接到所述阱板；以及间隙填充绝缘层，该间隙填充绝缘层位于所述联接图案中。14.根据权利要求13所述的半导体装置，其中，所述隔离图案接触在所述第一接触图案和所述第二接触图案之间暴露的所述间隙填充绝缘层。15.根据权利要求1所述的半导体装置，其中，所述层叠结构包括彼此交替地层叠的导电层和绝缘层。16.根据权利要求15所述的半导体装置，其中，所述连接结构朝着所述层叠结构的内侧突出并且与所述导电层当中的至少一个最下方的导电层交叠。17.根据权利要求16所述的半导体装置，其中，所述导电层当中的与所述连接结构交叠的导电层是虚拟晶体管、选择晶体管或存储器单元的栅极。18.一种半导体装置，该半导体装置包括：层叠结构；沟道层，所述沟道层穿过所述层叠结构；阱板，该阱板位于所述层叠结构下方；源极层，该源极层位于所述层叠结构和所述阱板之间；连接结构，该连接结构位于所述层叠结构下方，并且包括将所述沟道层彼此联接的联接图案、将所述联接图案连接到所述源极层的第一接触图案以及将所述联接图案连接到所述阱板的第二接触图案；以及隔离图案，该隔离图案将所述源极层和所述阱板彼此绝缘，并且将所述第一接触图案和所述第二接触图案彼此绝缘。19.根据权利要求18所述的半导体装置，其中，所述连接结构在读操作期间提供从所述沟道层经由所述联接图案和所述第一接触图案到所述源极层的电流路径。20.根据权利要求18所述的半导体装置，其中，所述连接结构在擦除操作期间提供从所述阱板经由所述第二接触图案和所述联接图案到所述沟道层的空穴移动路径。21.一种制造半导体装置的方法，该方法包括以下步骤：在阱板上形成牺牲结构；在所述牺牲结构上形成层叠结构；形成穿过所述层叠结构的半导体层；形成穿过所述层叠结构的狭缝以暴露所述牺牲结构；通...

【专利技术属性】
技术研发人员：李起洪，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR