半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。首先提供一基底，并于基底中形成至少一沟槽。形成一导电材料填充沟槽后，移除部分导电材料至暴露出基底的上表面和沟槽的顶角和上侧壁。接着进行一掺杂制作工艺，以沿着基底的上表面、沟槽的顶角和上侧壁形成一倒L型的掺杂区。

Semiconductor components and their fabrication methods

The invention discloses a semiconductor component and a manufacturing method thereof. First, a substrate is provided and at least one groove is formed in the substrate. After filling the groove with a conductive material, part of the conductive material is removed to expose the upper surface of the substrate and the top angle and the upper side wall of the groove. Then a doping process is carried out to form an inverted L-type doping region along the upper surface of the substrate, the top angle of the groove and the upper side wall.

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种半导体元件及其制作方法，尤其是涉及一种动态随机存取存储器(DRAM)元件及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memorycell)构成的阵列区(arrayarea)以及由控制电路构成的周边区(peripheralarea)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器的电荷存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(wordline,WL)与位线(bitline,BL)，可定位至每一存储单元以控制其数据的存取。随着制作工艺世代演进，为了缩小存储单元尺寸而获得更高的密集度，存储器的结构已朝向三维(three-dimensional)发展。埋入式字符线(buriedwordline)结构即是将字符线与晶体管整合制作在基底的沟槽中并且横切各存储单元的主动区，形成沟槽式栅极，不仅可提升存储器的操作速度与密集度，还能避免短通道效应造成的漏电情形。然而，现有的沟槽式栅极仍存在一些缺陷。现有的平面式栅极通过形成轻掺杂区(LDDregion)和间隙壁以拉开源/漏区(S/Dregion)与栅极的距离，避免源/漏区扩散至与栅极重叠而导致漏极引发漏电(draininducedgateleakage,GIDL)问题。但是，目前沟槽式栅极的轻掺杂区和源/漏区是以离子注入的方法形成在紧邻沟槽开口两侧的基底中，容易往深处扩散而与栅极重叠导致严重的漏电问题。因此，如何避免上述漏电问题，提升沟槽式栅极的效能，仍为本领积极研究的课题。
技术实现思路
本专利技术一方面提供一种半导体元件的制作方法，步骤包含提供一基底，具有一上表面。在该基底中形成至少一沟槽，并形成一导电材料填充该沟槽。移除部分该导电材料至其顶面低于该上表面，暴露出该上表面以及该沟槽的顶角和上侧壁。接着进行一掺杂制作工艺，在暴露的该上表面、该沟槽的顶角和上侧壁形成一倒L型的掺杂区，其中，该掺杂制作工艺较佳为等离子体掺杂制作工艺(PLAD)。本专利技术另一方面提供一种半导体元件，包含一基底，具有一上表面。至少一沟槽位于该基底中。一导电材料，位于该沟槽中，其中该导电材料的顶面低于该上表面，暴露出该沟槽的顶角和上侧壁。一倒L型的掺杂区位于该沟槽的顶角，包含一水平部沿着该上表面延伸，以及一垂直部沿着该沟槽的上侧壁延伸。附图说明图1至图6为本专利技术第一实例的半导体元件的制作方法剖面示意图；图7至图10为本专利技术第二实例的半导体元件的制作方法剖面示意图。主要元件符号说明1、2半导体元件100基底100a上表面110阱区10沟槽10a顶角10b上侧壁20、21栅极介电层30、31阻障层40、41导电材料21a、31a、41a顶面60掺杂制作工艺62掺杂区62a水平部62b垂直部63扩散区50绝缘层52、54盖层70离子注入制作工艺72源/漏区具体实施方式图1至图6为本专利技术第一实例的半导体元件1的制作方法剖面示意图。半导体元件1例如是一动态随机存取存储器的沟槽式栅极。请参考图1。首先，提供基底100，例如是一硅基底或硅覆绝缘(SOI)基底。然后进行一离子注入制作工艺，将具有第一导电型的离子，例如具有P导电型的硼(B)离子，自基底100的上表面100a注入至基底100中，形成具有第一导电型的阱区110。接着进行一图案化制作工艺以于基底100中形成至少一沟槽10，其深度小于阱区110的深度并且完全被阱区110包围。形成沟槽10的方法可包含于基底100上形成一图案化掩模层(图未示)，例如一图案化光致抗蚀剂层，然后利用该图案化掩模层为蚀刻掩模对基底100进行蚀刻以形成沟槽10。根据一较佳实施例，基底100的上表面100a包含一硬掩模层(图未示)，可将该图案化掩模层的图案转移至该硬掩模层后，再以该硬掩模层作为蚀刻硬掩模对基底100进行蚀刻。请参考图2。接着依序于基底100上形成栅极介电层20和阻障层30，沿着基底100的上表面100a和沟槽10的底面和侧壁覆盖，然后再于基底100上形成导电材料40并填满各沟槽10。栅极介电层20可以是利用原子层沉积(atomiclayerdeposition,ALD)制作工艺或现场蒸气成长(in-situsteamgeneration,ISSG)制作工艺形成的氧化硅层或其他介电材料层。阻障层30可包含钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)等材料，可以是利用原子层沉积制作工艺或化学气相沉积制作工艺形成的单层或多层结构。导电材料40可包含钨(W)、铜(Cu)、铝(Al)、钛(Ti)等材料，但不限于此。请参考图3。接着可利用化学机械研磨(CMP)制作工艺或回蚀刻制作工艺移除沟槽10外多余的导电材料40、阻障层30和栅极介电层20至暴露出基底100的上表面100a，然后进一步移除填充在沟槽10上部的部分导电材料40并移除覆盖沟槽10的上侧壁10b的阻障层30和栅极介电层20，以暴露出沟槽10的顶角10a和上侧壁10b。沟槽10中剩余的导电材料41的顶面41a、阻障层31的顶面31a和栅极介电层21的顶面21a大致上齐平，并且都低于上表面100a。根据本专利技术一实施例，可选择性保留覆盖上侧壁10b的栅极介电层20，以于后续制作工艺中作为上侧壁10b的保护层。请参考图4。接着，可选择性地于沟槽10中形成一低于上表面100a的绝缘层50，例如一氧化硅层或氮化硅层，完全覆盖导电材料41、阻障层31和栅极介电层21，然后进行一掺杂制作工艺60，较佳是一等离子体掺杂(plasmadoping,PLAD)制作工艺，以将具有与第一导电型相反的第二导电型的离子，例如具有N导电型的磷(P)或砷(As)离子，注入暴露的上侧壁10b、顶角10a和上表面100a中的浅层区域，形成一倒L型的掺杂区62，与阱区110直接接触。掺杂区62包含一水平部62a，是沿着上表面100a延伸并且其底面高于阻障层31的顶面31a，以及一垂直部62b，是沿着上侧壁10b延伸。较佳者，垂直部62b的底面会与阻障层31的顶面31a切齐。掺杂制作工艺60后可选择性地进行一回火制作工艺(anneal)以活化掺杂区62中的离子。上述回火制作工艺可能使垂直部62b中的部分离子沿着沟槽10的侧壁些微往下扩散，因此形成一低于阻障层31的顶面31a的扩散区63。请参考图5。接着于沟槽10中形成盖层52，例如一氧化硅层或氮化硅层，以将沟槽10填满，完成本专利技术第一实施例的半导体元件1。半导体元件1可以是一动态随机存取存储器的沟槽式栅极，其中位于沟槽10中的导电材料41是栅极电极，与导电材料41重叠的沟槽10的侧壁和底部区域的基底100是通道区，位于沟槽10开口两侧的掺杂区62是源/漏区(S/Dregion)。相邻的两半导体元件1的掺杂区62可彼此连接而形成一倒U型的掺杂区。请参考图6，根据本专利技术另一实施例，掺杂区62是作为半导体元件1的轻掺杂区(LDDregion)，其包含的离子浓度相较于作为源/漏区时低，例如介于十分之一或百分之一之间，因此形成盖层52后还包含进行一离子注入本文档来自技高网...

【技术保护点】
1.一种半导体元件的制作方法，包含:提供一基底，具有一上表面；在该基底中形成一沟槽；形成一导电材料，填充该沟槽；移除部分该导电材料至其顶面低于该上表面，暴露出该上表面以及该沟槽的顶角和上侧壁；以及进行一掺杂制作工艺，在暴露的该上表面、该沟槽的顶角和上侧壁形成一倒L型的掺杂区。

【技术特征摘要】
1.一种半导体元件的制作方法，包含:提供一基底，具有一上表面；在该基底中形成一沟槽；形成一导电材料，填充该沟槽；移除部分该导电材料至其顶面低于该上表面，暴露出该上表面以及该沟槽的顶角和上侧壁；以及进行一掺杂制作工艺，在暴露的该上表面、该沟槽的顶角和上侧壁形成一倒L型的掺杂区。2.如权利要求1所述的制作方法，其中该掺杂制作工艺为等离子体掺杂制作工艺(PLAD)。3.如权利要求1所述的制作方法，其中形成该导电材料之前，另包含形成一阻障层，介于该基底以及该导电材料之间。4.如权利要求3所述的制作方法，其中移除部分该导电材料的步骤包含:移除部分该阻障层至与该导电材料的顶面齐平。5.如权利要求4所述的制作方法，另包含形成一绝缘层，覆盖该导电材料的顶面和该阻障层。6.如权利要求3所述的制作方法，其中移除部分该导电材料的步骤包含:移除部分该阻障层至低于该导电材料的顶面。7.如权利要求3所述的制作方法，另包含形成一栅极介电层，介于该基底与该阻障层之间。8.如权利要求1所述的制作方法，其中形成该掺杂区之后，另包含形成一盖层，位于该导电材料上并填满该沟槽。9.一种半导体元件，包含:基底，具有一上表面；沟槽，位于该基底中；导电材料，位于该沟槽中，其中该导电材料的顶面低于该上表面，暴露出...

【专利技术属性】
技术研发人员：陈凯评，冯立伟，游奎轩，叶秋显，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71