半导体器件制造方法技术

本发明专利技术提供一种半导体制造方法，用于三维存储器深孔结构中钨阻挡层工艺优化，将现有技术中Ti/TiN叠层结构的连接孔阻挡层工艺简化为仅TiN层的连接孔阻挡层工艺，这是基于工艺优化的考虑，减掉现有技术中的Ti的沉积工艺，通过工艺优化缩短芯片中互连线连接孔的工艺时间，同时，由于钨连接孔的填充得到改善，芯片的整体性能也得以提高。

【技术实现步骤摘要】
半导体器件制造方法
本专利技术涉及半导体器件制造方法领域，特别地，涉及一种用于三维存储器深孔结构中钨阻挡层工艺优化的方法。
技术介绍
三维存储器是目前存储器领域热门的存储器结构，而在三维存储器结构之中，钨(W)是常用的互连线(wire)材料以及连接孔(via)材料。在半导体线程制造工艺中，钛/氮化钛(Ti/TiN)层叠结构常被用作金属物与氧化硅之间的阻挡层，起到隔绝和阻挡离子扩散的作用；同时，Ti还能与晶体管有源区的硅(Si)在高温下反应生成TiSi2，可以用于处理有源区与钨填充处的接触(contact)兼容。现有的钨互连线工艺中，每层钨互连线之间的连接孔也是以钨填充。由于连接孔底部接触的是下层互连线的金属钨，不需要且无法形成TiSi2。因此，需要对现有的钨互连线以及Ti/TiN层叠结构进行改进，舍弃连接孔中不必须的Ti，用以简化工艺，缩短工艺时间以及改善整体结构性能。基于此，本专利技术提出了一种用于三维存储器深孔结构中钨阻挡层工艺优化的方法。
技术实现思路
本专利技术的目的是通过以下技术方案实现的。一种半导体器件制造方法，其包括如下步骤：形成下层钨互连线；在所述下层钨互连线之上形成介质层；在所述介质层中形成连接孔；在所述连接孔中形成仅由TiN层形成的阻挡层，所述阻挡层覆盖所述连接孔的侧壁；在所述连接孔中填充入钨连接孔材料，形成钨连接孔；在所述介质层上形成上层钨互连线。同时，本专利技术还提供一种半导体器件互连的电性改良方法，其采用如前所述的半导体器件制造方法，形成下层钨互连线和上层钨互连线之间的钨连接孔。同时，本专利技术还提供一种半导体器件，其包括采用前述的半导体器件制造方法形成下层钨互连线和上层钨互连线之间的钨连接孔。本专利技术的优点在于：将现有技术中Ti/TiN叠层结构的连接孔阻挡层工艺简化为仅TiN层的连接孔阻挡层工艺，这是基于工艺优化的考虑，减掉现有技术中的Ti的沉积工艺，通过工艺优化缩短芯片中互连线连接孔的工艺时间，同时，由于钨连接孔的填充得到改善，芯片的整体性能也得以提高。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：附图1(a)和附图2(a)分别示出了现有技术连接孔的钨互连线以及Ti/TiN层叠结构的俯视图和截面图；附图1(b)和附图2(b)分别示出了本专利技术连接孔的钨互连线以及TiN层结构的俯视图和截面图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。根据本专利技术的实施方式，提出一种用于三维存储器深孔结构中钨阻挡层工艺优化的方法。本专利技术提供的半导体器件制造方法，其包括如下步骤：形成下层钨互连线；所述下层钨互连线之上形成介质层；在所述介质层中形成连接孔；在所述连接孔中形成仅由TiN层形成的阻挡层，所述阻挡层覆盖所述连接孔的侧壁；在所述连接孔中填充入钨连接孔材料，形成钨连接孔；在所述介质层上形成上层钨互连线。同时，本专利技术还提供一种半导体器件互连的电性改良方法，其采用如前所述的半导体器件制造方法，形成下层钨互连线和上层钨互连线之间的钨连接孔。同时，本专利技术还提供一种半导体器件，其包括采用前述的半导体器件制造方法形成下层钨互连线和上层钨互连线之间的钨连接孔。具体的实施例参考附图1、2进行如下阐释，其中附图1为平面俯视图，附图2为截面图。首先形成下层钨互连线4。半导体器件中可能包括一层或者多层的金属互连线，本专利技术实施例中至少包括形成有下层钨互连线(Mx层)4和上层钨互连线(Mx+1层)5，其中，“下层”和“上层”表示上述两层钨互连线并非出于同一层，而存在一个上下关系，包括但并不是被限制为紧邻的上下两层。下层钨互连线4可选地作为半导体器件，尤其是三维存储器，的最底层金属互联线，同时，也可以作为其它任意的非顶层金属互连线。接着，在下层钨互连线4之上形成介质层(未图示)，并在所述介质层中形成连接孔(未给出附图标记)。之后，在所述连接孔中形成仅由TiN层形成的阻挡层2，阻挡层2覆盖所述连接孔的侧壁。在现有技术的连接孔工艺中，在所述连接孔中形成由Ti/TiN层形成叠层阻挡层1，参见附图1(a)以及附图2(a)。现有技术中的叠层阻挡层1需要采用两步工艺形成，也即先形成一层Ti层，然后，经过氮化处理将部分Ti层形成TiN层。但是，化学气相沉积(CVD)工艺生长的Ti层均匀性很差，往往需要采用均匀性好的原子沉积(ALD)工艺再生长一层TiN进行修复。这样又会增加工艺流程的复杂性，提高了生产成本。而本专利技术实施例中，连接孔的阻挡层2仅包括单层的TiN层，由现有技术中的Ti+TiN层的生长步骤简化成只生长TiN层。这一方面缩短了约40％的工艺时间，另一方面由于减薄了阻挡层的厚度，从结构上来说，为后续的钨连接孔填充预留了更多的空间，不仅使得钨金属材料填充变得更为简单，而且使钨连接孔的导电性能得到了提升。优选的实施例中，Ti/TiN叠层阻挡层与TiN单层阻挡层的连接孔参数对比参见下表：另外，由于连接孔位于下层钨互连线4和上层钨互连线5之间，并不需要将互连线与有源区的源漏电极连接，也就不需要在连接孔中形成TiSi2，因此去掉现有技术中的Ti生长的步骤，不仅能够符合半导体器件结构的要求，还嫩那个最大限度发挥单层TiN生长工艺的优势，保证了TiN膜的均匀性。接下来，在连接孔中填充入钨连接孔材料3，形成钨连接孔；之后，在所述介质层上形成上层钨互连线5。通常的，阻挡层的最低厚度不小于2.4nm，在本专利技术优选的实施例中，阻挡层2的厚度为3.05nm，作为对比，现有技术中的阻挡层1的厚度将通常为3.8nm。由此，由于阻挡层2的厚度有明显的减小，连接孔中用于容纳钨连接孔材料3的空间更大，这不仅使得钨金属材料填充变得更为简单，而且使钨连接孔的导电性能得到了提升。以上以优选实施例的方式阐释了本专利技术提供的半导体器件制造方法。本专利技术提供的半导体制造方法，将现有技术中Ti/TiN叠层结构的连接孔阻挡层工艺简化为仅TiN层的连接孔阻挡层工艺，这是基于工艺优化的考虑，减掉现有技术中的Ti的沉积工艺，通过工艺优化缩短芯片中互连线连接孔的工艺时间，同时，由于钨连接孔的填充得到改善，芯片的整体性能也得以提高。以上所述，仅为本专利技术较佳的具体实施方式，但本专利技术的保护范围并不局限于此，任何熟悉本
的技术人员在本专利技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本专利技术的保护范围之内。因此，本专利技术的保护范围应以所述权利要求的保护范围为准。本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，其特征在于包括如下步骤：形成下层钨互连线；在所述下层钨互连线之上形成介质层；在所述介质层中形成连接孔；在所述连接孔中形成仅由TiN层形成的阻挡层，所述阻挡层覆盖所述连接孔的侧壁；在所述连接孔中填充入钨连接孔材料，形成钨连接孔；在所述介质层上形成上层钨互连线。

【技术特征摘要】
1.一种半导体器件制造方法，其特征在于包括如下步骤：形成下层钨互连线；在所述下层钨互连线之上形成介质层；在所述介质层中形成连接孔；在所述连接孔中形成仅由TiN层形成的阻挡层，所述阻挡层覆盖所述连接孔的侧壁；在所述连接孔中填充入钨连接孔材料，形成钨连接孔；在所述介质层上形成...

【专利技术属性】
技术研发人员：胡凯，李远，万先进，许爱春，唐浩，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42