具有隔离沟道的FINFET器件制造技术

尽管有FinFET和应变硅器件的改进，晶体管仍然继续随着器件尺度缩减而遭受性能下降。这些性能下降具体包括在半传导沟道与衬底之间的电荷泄漏。隔离沟道FinFET器件通过在沟道(鳍)与衬底之间插入绝缘层来防止沟道到衬底泄漏。绝缘层物理和电隔离鳍与衬底。为了形成隔离FinFET器件，可以在氮化物柱之间从硅表面外延生长双层鳍阵列，这些氮化物柱提供在相邻鳍之间的局部化绝缘。然后可以去除下鳍层而留下上鳍层，因此产生在硅表面上方悬置的氮化物柱和半传导鳍的交错阵列。然后可以用氧化物填充在上鳍层下面的所得间隙以隔离鳍沟道阵列与衬底。

FINFET device with isolated channel

Despite the improvements in FinFET and strained silicon devices, transistors continue to suffer from performance degradation as devices scale down. These performance drops include the charge leakage between the half conducting channel and the substrate. Isolated channel FinFET devices prevent the channel from leaking to the substrate by inserting an insulating layer between the channel (fin) and the substrate. Insulation, physical and electrical isolation of fins and substrates. In order to form isolated FinFET devices, double finned arrays can be grown from the silicon surface between nitride columns, which provide localized insulation between adjacent fins. Then, the lower fin layer can be removed and the upper fin layer is left, so that the nitride column suspended on the silicon surface and the staggered array of the half conducting fin are generated. Then, the gap below the upper fin layer can be filled with oxide to isolate the fin channel array and substrate.

【技术实现步骤摘要】
具有隔离沟道的FINFET器件本申请是申请日为2013年09月26日、申请号为201310459266.8、专利技术名称为“具有隔离沟道的FINFET器件”的中国专利技术专利申请的分案申请。
本公开内容涉及制作集成电路晶体管，并且具体地，涉及低泄漏三维FinFET(鳍式场效应晶体管)器件。
技术介绍
在数字电路中，晶体管是如下开关，该开关理想地：a)在它关断时传递零电流；b)在它导通时供应大电流流动；并且c)在导通与关断状态之间瞬时切换。遗憾的是，晶体管未如在集成电路中构造的那样理想并且甚至在它关断时也往往泄漏电流。经过器件或者从器件泄漏的电流往往耗尽向器件供应功率的电池。多年以来，通过缩减关键尺度以增加切换速度来提高集成电路晶体管性能。然而随着基于硅的晶体管的尺度继续缩减，维持对包括关断状态泄漏的各种电特性的控制变得越来越有挑战性，而从缩减器件尺度获得的性能益处已经变得不显著。因此一般而言有利的是通过备选手段减少晶体管中的漏电流，这些手段包括改变材料和器件几何形状。集成电路通常并入如下FET，在这些FET中，电流响应于向栅极施加的电压流过在源极与漏极之间的半传导沟道。在图1A中示出并且以下更具体描述传统平面(2-D)晶体管结构。为了提供对电流流动的更好控制，已经开发有时称为3D晶体管的FinFET晶体管，诸如图1B中所示FinFET晶体管。FinFET是如下电子切换器件，在该电子切换器件中，传统FET的平面半传导沟道替换为垂直于衬底表面向外延伸的半传导鳍。在这样的器件中，控制鳍中的电流流动的栅极在鳍的三侧周围卷包(wrap)以便从三个表面而不是一个表面影响电流流动。用FinFET设计实现的改进的控制造成更快的切换性能和减少的电流泄漏。英特尔在2011年5月4日的通报中描述这一类型的晶体管，将它称为包括3D晶体管、3-D三栅极晶体管或者FinFET的各种名称。(例如见在http://news.cnet.com/8301-13924_3-20059431-64.html位于因特网上的、标题为“HowIntel’s3Dtechredefinesthetransistor”的文章；也见2009年4月9日公布的、Kavalieros等人的美国公开号2009/0090976；Rakshit等人的美国专利号8,120,073；Rios等人的美国专利号7,973,389；Hareland等人的美国专利号7,456,476；以及Chau等人的美国专利号7,427,794。)在图2中示出半传导鳍阵列。通常，可以通过在鳍阵列之上保形地沉积公共栅极来形成多个晶体管的阵列。另外，可以通过在鳍阵列之上保形地沉积多个公共栅极来形成多栅极晶体管的阵列。在源极与漏极区域之间具有三个栅极的这样的FinFET阵列称为三栅极晶体管。在开发FinFET之前，开发了应变硅晶体管以增加对半传导沟道中的电荷载流子的迁移率的控制。向晶体管材料中引入压缩应变往往增加电荷迁移率，从而造成对向栅极施加的电压的改变的更快切换响应。可以例如通过用外延生长的硅化合物替换源极和漏极区域中或者沟道本身中的体硅来引入应变。术语外延指代如下受控晶体生长工艺，在该工艺中从体晶体的表面生长晶体的新外延层而维持下层体晶体的相同晶体结构。尽管有三维结构和应变硅材料提供的改进，晶体管仍然继续随着器件尺度缩减到1-50纳米的范围内而遭受某些类型的性能下降。这些性能下降具体包括在半传导沟道与衬底之间的电荷泄漏。
技术实现思路
根据如本文描述的一个实施例，通过在沟道与衬底之间插入绝缘层隔离作为鳍的沟道与衬底来防止FinFET器件中的沟道到衬底泄漏。绝缘层物理和电隔离鳍与衬底，因此防止在鳍与衬底之间的电流泄漏。理论上，在无泄漏时，器件将完全导通或者完全关断。不同于其中通过沉积和蚀刻鳍材料来形成鳍的常规FinFET制作工艺，本文描述的工艺在阵列中预先布置的绝缘柱之间的空间中从硅表面外延生长鳍阵列。绝缘柱提供在相邻鳍之间的局部化绝缘。如果鳍包含两种不同材料，则可以容易去除下面的材料而留下上面的材料，因此产生绝缘柱的交错阵列并且使得半传导鳍悬置于硅表面上方。然后如果希望，则可以用氧化物填充在剩余上面的鳍材料下面的所得间隙以更好地支撑鳍并且辅助隔离鳍沟道阵列与衬底。附图说明在附图中，相同标号标识相似元件。未必按比例绘制附图中的元件的尺寸和相对位置。图1A是现有技术平面FET的图解透视图。图1B是现有技术FinFET的图解透视图。图2是从实际的扫描电子显微镜(SEM)图像获得的外延生长的半传导鳍阵列的透视图。图3是示出在形成如本文描述的隔离FinFET时的基本步骤的高级工艺流程图。图4是示出在形成本文描述的隔离FinFET的工艺中的附加细节的中级工艺流程图。图5A是示出可以用来限定NMOS和PMOS器件并且形成隔离沟槽的工艺步骤序列的工艺流程图。图5B是由图5A中所示工艺流程形成的器件轮廓的侧视图，其中已经在硅衬底中蚀刻隔离沟槽。图6A是示出可以用来形成氮化物柱阵列的又一工艺步骤序列的工艺流程图。图6B是由图6A中所示工艺流程形成的器件轮廓的侧视图，其中已经填充图5B中所示沟槽并且已经在沟槽之间的有源区域中形成氮化物柱阵列。图7A图示如下工艺流程图，该工艺流程示出可以用来形成与图6B中所示氮化物柱部分地交错的外延生长的双层鳍阵列的又一工艺步骤序列。图7B是由图7A中所示工艺流程形成的器件轮廓的侧视图，其中已经建立外延半传导鳍和氮化物柱的部分交错结构。图8A是如下工艺流程图，该工艺流程示出可以用来形成与图7B中所示半传导鳍的三侧邻接的栅极的又一工艺步骤序列。图8B是由图8A中所示工艺流程形成的器件轮廓的侧视图，其中在图7B中所示交错结构之上沉积保形栅极和氮化物硬掩模。图9A、10A和11A是在其中将沟道与衬底隔离的工艺期间在栅极区域中沿着FinFET器件轮廓的线A-A’切割的侧视图。图9B、10B和11B是在去除牺牲交错结构和形成外延凸起源极/漏极期间在源极/漏极区域中沿着FinFET器件轮廓的线B-B’切割的侧视图。图9C、10C和11C是如本文描述的两晶体管结构的透视图，这些透视图示出栅极区域(A-A’)和在形成源极/漏极结构时源极/漏极区域轮廓(B-B’)的改变二者。图10D和11D是工艺流程图，每个工艺流程图分别示出可以用来形成图10A-10C和11A-11C中的结构的更多工艺步骤序列。具体实施方式在以下描述中，阐述某些具体细节以便提供对公开的主题内容的各种方面的透彻理解。然而无这些具体细节仍然可以实现公开的主题内容。在一些实例中，尚未具体描述包括本文公开的主题内容的实施例的公知结构和半导体处理方法以免模糊对本公开内容的其它方面的描述。除非上下文另有要求，贯穿说明书和所附权利要求，字眼“包括(comprise)”及其变化、比如“包括(comprises)”和“包括(comprising)”将在开放、包含意义上加以解释、也就是解释为“包括但不限于”。贯穿说明书对“一个实施例”或者“一实施例”的引用意味着结合该实施例描述的特定特征、结构或者特性包含于至少一个实施例中。因此，短语“在一个实施例中”或者“在一实施例中”在贯穿说明书的各处的出现未必都指代相同方面。另外，可以在本公开内容的一个或者多本文档来自技高网...

【技术保护点】
一种在硅衬底上形成的晶体管，所述晶体管包括：凸起源极和漏极区域，定位于成对的隔离沟槽之间；半传导鳍阵列，选择性地电耦合所述源极和所述漏极，而通过衬底绝缘层保持与所述硅衬底隔离；绝缘柱阵列，与所述半传导鳍阵列至少部分交错，所述绝缘柱提供局部化鳍间隔离；以及保形栅极结构，其在所述半传导鳍的三侧周围卷包，所述保形栅极结构包括栅极，所述栅极可操作用于响应于施加的电压控制所述半传导鳍内的电流流动。

【技术特征摘要】
2012.11.30 US 13/691,0701.一种在硅衬底上形成的晶体管，所述晶体管包括：凸起源极和漏极区域，定位于成对的隔离沟槽之间；半传导鳍阵列，选择性地电耦合所述源极和所述漏极，而通过衬底绝缘层保持与所述硅衬底隔离；绝缘柱阵列，与所述半传导鳍阵列至少部分交错，所述绝缘柱提供局部化鳍间隔离；以及保形栅极结构，其在所述半传导鳍的三侧周围卷包，所述保形栅极结构包括栅极，所述栅极可操作用于响应于施加的电压控制所述半传导鳍内的电流流动。2.根据权利要求1所述的晶体管，其中所述绝缘柱由氮化硅制成。3.根据权利要求1所述的晶体管，其中所述凸起源极和漏极区域是外延生长的。4.根据权利要求1所述的晶体管，其中所述半传导鳍是外延生长的。5.根据权利要求4所述的晶体管，其中外延生长的所述半传导鳍包括硅、锗、锗化硅、碳化硅或者碳化硅锗中的一个或多个。6.根据权利要求1所述的晶体管，还包括与所述栅极接触的侧壁间隔物。7.根据权利要求1所述的晶体管，其中所述保形栅极结构还包括栅极...

【专利技术属性】
技术研发人员：N·劳贝特，P·卡雷，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国,US