半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供基底；在基底上形成栅极结构；在栅极结构顶部形成保护层；在栅极结构的侧壁和保护层上形成停止层；在栅极结构之间的基底上形成暴露出停止层的介质层；采用等离子干法刻蚀工艺刻蚀去除保护层顶部的停止层，等离子体以间断的方式进行刻蚀，使对保护层的刻蚀速率小于对停止层的刻蚀速率。由于间断的方式可以降低等离子的能量，使能量介于去除停止层所需能量和去除保护层所需能量之间，从而使等离子体对保护层的刻蚀速率小于对停止层的刻蚀速率。当部分区域有停止层残留而继续对残留停止层进行刻蚀时，可以减少对露出的保护层的损耗，或避免因保护层损耗过多而引起栅极结构受损，从而提高半导体器件的电学性能。

Method for forming semiconductor structure

Method includes forming a semiconductor structure: providing a substrate; forming a gate structure on a substrate; forming a protective layer on the top of the gate structure; forming stop layer on the side wall of the gate structure and a protective layer on the dielectric layer; exposing the stop layer formed on the substrate between the protective layer; stop the top of the dry etching process by plasma etching and plasma etching in an intermittent fashion, the etching rate of the protective layer is less than the etching rate stop layer. Because of the discontinuous mode can reduce the plasma energy, the energy between the stop layer needs energy and the energy required to remove the protective layer, so that the plasma etching rate of protective layer on layer less than stop etching rate. When the area of residual and continue to stop layer on the residual etching stop layer, can reduce the loss of the protective layer exposed, or avoid the protective layer loss caused by excessive gate structure damage, so as to improve the electrical properties of semiconductor devices.

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构的形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。但是，即使引入了鳍式场效应晶体管，现有技术半导体器件的电学性能依旧较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括如下步骤：提供基底；在所述基底上形成栅极结构；在所述栅极结构顶部形成保护层；在所述栅极结构的侧壁和保护层上形成停止层；在所述栅极结构之间的基底上形成介质层，所述介质层暴露出所述保护层上的停止层；采用等离子干法刻蚀工艺刻蚀去除所述保护层顶部表面的停止层，所述等离子体干法刻蚀工艺中，所述等离子体以间断的方式对所述停止层进行刻蚀，使所述等离子体对所述保护层的刻蚀速率小于对所述停止层的刻蚀速率。可选的，所述等离子体以间断的方式对所述停止层进行刻蚀的步骤包括：以脉冲输出的方式输出射频功率，以脉冲输出的方式输出射频偏压，且所述射频功率与射频偏压的脉冲同步，以实现间断的方式对所述停止层进行刻蚀。可选的，所述等离子体干法刻蚀工艺包括多个脉冲周期；在一个脉冲周期内，输出所述射频偏压或射频功率的占空比为20％至90％。可选的，所述等离子体干法刻蚀工艺的工艺时间为5s至30s，一个脉冲周期的时间为0.2ms至0.07ms。可选的，所述等离子体干法刻蚀工艺的步骤包括：刻蚀气体为NF3和CF4，稀释气体为Ar。可选的，所述等离子体干法刻蚀工艺的步骤中，NF3的气体流量为20sccm至100sccm，CF4的气体流量为60sccm至300sccm，Ar的气体流量为50sccm至500sccm，压强为10mTorr至50mTorr，刻蚀频率为5000HZ至15000HZ，射频偏压为5V至35V，射频功率为10W至70W。可选的，所述等离子干法刻蚀工艺对所述保护层和停止层的刻蚀选择比为1:1至1:20。可选的，所述保护层的材料为氧化硅。可选的，所述保护层的厚度为1.8nm至2.2nm。可选的，所述停止层的材料为氮化硅。可选的，形成所述介质层后，所述停止层的厚度为0nm至8.5nm。可选的，所述形成方法还包括：在形成所述介质层后，采用等离子体干法刻蚀工艺刻蚀去除所述保护层顶部表面的停止层之前，去除所述停止层表面的自然氧化层。可选的，所述自然氧化层的材料为氧化硅。可选的，去除所述停止层表面的自然氧化层的工艺为湿法刻蚀工艺或干法刻蚀工艺。可选的，采用湿法刻蚀工艺去除所述停止层表面的自然氧化层，所述湿法刻蚀工艺所采用的刻蚀溶液为氢氟酸；或者，采用干法刻蚀工艺去除所述停止层表面的自然氧化层，所述干法刻蚀工艺的刻蚀气体为CF4。可选的，所述基底包括N型区和P型区；采用等离子干法刻蚀工艺刻蚀去除所述保护层顶部表面的停止层的步骤中，所述P型区的停止层刻蚀速率大于所述N型区的停止层刻蚀速率。可选的，所述基底包括衬底以及凸出于所述衬底的鳍部；所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术通过使等离子体以间断的方式对所述停止层进行刻蚀，由于以间断的方式可以降低所述等离子的能量，使所述等离子的能量介于去除所述停止层所需能量和去除所述保护层所需能量之间，从而使所述等离子体对所述保护层的刻蚀速率小于对所述停止层的刻蚀速率。当部分区域有停止层残留而继续对所述残留停止层进行刻蚀时，可以减少对暴露出的保护层的损耗，或避免因保护层损耗过多引起的栅极结构受损的问题，从而提高半导体器件的电学性能。可选方案中，所述基底包括N型区和P型区，当P型区的停止层被去除并继续刻蚀所述N型区的残留停止层时，由于等离子体以间断的方式对所述停止层进行刻蚀，使所述等离子体对所述保护层的刻蚀速率小于对所述停止层的刻蚀速率，且对所述保护层和停止层的刻蚀选择比可以达到1:1至1:20，不仅可以去除所述N型区的停止层以克服所述N型区和P型区之间的负载效应，还可以在继续刻蚀所述N型区的残留停止层时减少对所述P型区保护层的损耗，或避免因所述P型区保护层损耗过多引起的P型区栅极结构损伤的问题，从而提高半导体器件的电学性能。可选方案中，所述等离子体以间断的方式对所述停止层进行刻蚀，在所述射频偏压和射频功率呈关断状态时，所述离子体为非激发态，从而可以使刻蚀工艺产生的刻蚀聚合物被排出，避免刻蚀副产物的堆积，进而可以提高刻蚀效率。附图说明图1至图4是现有技术半导体结构的形成方法一实施例中各步骤对应结构示意图；图5至图12是本专利技术半导体结构的形成方法一实施例中各步骤对应结构示意图；图13是本专利技术等离子干法刻蚀工艺中等离子间断输出方式示意图；图14和图15是本专利技术半导体结构的形成方法一实施例中去除停止层后的电镜图。具体实施方式现有技术的半导体器件的电性能较差，结合参考图1至图4，示出了现有技术半导体结构的形成方法一实施例中各步骤对应结构示意图。参考图1和图2，提供衬底100，所述衬底100用于形成鳍式场效应管晶体管。所述衬底100包括P型区(如图1所示)和N型区(如图2所示)，其中，所述P型区衬底100用于形成PMOS(如图1所示)，所述N型区衬底100用于形成NMOS(如图2所示)。其中，所述P型区衬底100上形成有第一栅极结构110，所述第一栅极结构110顶部形成有第一保护层112，所述第一栅极结构110侧壁和第一保护层112顶部形成有第一停止层111；所述N型区衬底100上形成有第二栅极结构120，所述第二栅极结构120顶部形成有第二保护层122，所述第二栅极结构120侧壁和第二保护层122顶部形成有第二停止层121。所述衬底100上还形成有覆盖所述第一栅极结构110和第二栅极结构120侧壁的介质层130。在对所述介质层130进行研磨时，首先研磨至露出所述第一停止层111和第二停止层121的顶部；然后进一步研磨时，研磨去除所述介质层130的同时还会研磨去除所述第一停止层111和第二停止层121。但是，由于PMOS区和NMOS区之间存在负载效应，PMOS区的第一停止层111的研磨速率远大于所述NMOS区的第二停止层121的研磨速率，当所述第一停止层111被研磨去除并暴露出所述第一保护层112时(如图1所示)，所述第二本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构顶部形成保护层；在所述栅极结构的侧壁和保护层上形成停止层；在所述栅极结构之间的基底上形成介质层，所述介质层暴露出所述保护层上的停止层；采用等离子干法刻蚀工艺刻蚀去除所述保护层顶部表面的停止层，所述等离子体干法刻蚀工艺中，所述等离子体以间断的方式对所述停止层进行刻蚀，使所述等离子体对所述保护层的刻蚀速率小于对所述停止层的刻蚀速率。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构顶部形成保护层；在所述栅极结构的侧壁和保护层上形成停止层；在所述栅极结构之间的基底上形成介质层，所述介质层暴露出所述保护层上的停止层；采用等离子干法刻蚀工艺刻蚀去除所述保护层顶部表面的停止层，所述等离子体干法刻蚀工艺中，所述等离子体以间断的方式对所述停止层进行刻蚀，使所述等离子体对所述保护层的刻蚀速率小于对所述停止层的刻蚀速率。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述等离子体以间断的方式对所述停止层进行刻蚀的步骤包括：以脉冲输出的方式输出射频功率，以脉冲输出的方式输出射频偏压，且所述射频功率与射频偏压的脉冲同步，以实现间断的方式对所述停止层进行刻蚀。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺包括多个脉冲周期；在一个脉冲周期内，输出所述射频偏压或射频功率的占空比为20％至90％。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的工艺时间为5s至30s，一个脉冲周期的时间为0.2ms至0.07ms。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的步骤包括：刻蚀气体为NF3和CF4，稀释气体为Ar。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的步骤中，NF3的气体流量为20sccm至100sccm，CF4的气体流量为60sccm至300sccm，Ar的气体流量为50sccm至500sccm，压强为10mTorr至50mTorr，刻蚀频率为5000HZ至15000HZ，射频偏压为5V至35V，射频功率为10W至70W。7.如权利要求2或5所述的半...

【专利技术属性】
技术研发人员：黄瑞轩，纪世良，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31