一种用于流水线型时间数字转换器的时间存储器电路制造技术

一种用于流水线型时间数字转换器的时间存储电路，属于时间测量领域，为了解决现有时间存储器无法处理时间间隔较小的输入信号问题。本发明专利技术的脉冲发生器的三个输入信号分别为Start、经过两个延时单元后的Stop和Initial，输出端作为二输入或门的第一个输入端，Trigger作为二输入或门的第二个输入信号，二输入或门的输出信号端作为栅控延时链的控制电压端；两个二号延时单元分别为：二号延时单元A和二号延时单元B；二号延时单元A的输入信号为SET信号；二号延时单元A与二号延时单元B相连；十六个三号延时单元串联在一起，串联后的输入端连接二号延时单元B的输出端；串联后的输出端为该时间存储器电路的输出端。有益效果为处理了时间间隔较小的输入信号。

【技术实现步骤摘要】
一种用于流水线型时间数字转换器的时间存储器电路
本专利技术属于时间测量领域。
技术介绍
高分辨率的时间数字转换器在高能物理，激光测距以及精密测量等领域有着重要的应用。流水线型时间数字转换器作为高分辨率时间数字转换器的一种重要实现方式受到了广泛的关注，时间存储器是流水线型时间数字转换器的重要组成部分，其性能直接决定时间数字转换器的功能和精度，因此对于时间存储器的设计和优化有着重要意义。现有的时间存储器在输入信号时间间隔较小时无法产生相应的脉冲，从而限制了时间测量的范围，同时在量化余量较小时，后级电路无法产生正确的输入信号，从而使时间数字转换器在这种情况下无法产生正确的量化结果，因此，解决时间存储器的这一问题对完善流水线型时间数字转换器的功能并提高其性能具有重要意义。
技术实现思路
本专利技术的目的是为了解决现有时间存储器无法处理时间间隔较小的输入信号问题，提出了一种用于流水线型时间数字转换器的时间存储电路。本专利技术所述的一种用于流水线型时间数字转换器的时间存储器电路，包括脉冲发生器、二输入或门、两个一号延时单元和栅控延时链；输入信号Start和输入信号Stop为两个上升沿，输入信号Initial为初始信号；输入信号Start作为脉冲发生器的第一个输入信号，输入信号Stop经过两个延时单元后作为脉冲发生器的第二个输入信号，输入信号Initial作为脉冲发生器的第三个输入信号；脉冲发生器的输出端连接二输入或门的第一个输入端，二输入或门的第二个输入端接收输入信号Trigger，二输入或门的输出信号端连接栅控延时链的控制电压端；栅控延时链包括两个二号延时单元和十六个三号延时单元；二输入或门的输出信号端同时与两个二号延时单元的控制电压端和十六个三号延时单元的控制电压端相连；两个二号延时单元分别为：二号延时单元A和二号延时单元B；二号延时单元A的输入信号为SET信号；二号延时单元A的输出端与二号延时单元B的输入端相连；十六个三号延时单元串联在一起，串联后的输入端连接二号延时单元B的输出端；串联后的输出端为该用于流水线型时间数字转换器的时间存储器电路的输出端。本专利技术的工作原理为：脉冲发生器将输入信号Start与经过延时后的输入信号Stop之间的时间间隔转换为脉冲信号，输入信号Initial为初始信号，脉冲宽度为输入信号Start与输入信号Stop的时间间隔加上两个一号延时单元的延时之和，该脉冲信号与Trigger信号经过二输入或门后作为栅控延时链的控制信号EN，当控制信号EN为高电平时，SET信号在延时链中进行传播，控制信号EN信号为低电平时，SET信号的传播状态保持，在控制信号EN下一个高电平到来时继续传播，栅控延时链中引入了两个额外的二号延时单元以消除对输入信号Stop进行延时而引入的误差，定义输出为栅控延时链中最后一个三号延时单元的输出与Trigger信号之间的时间差，则输出信号中包含输入信号的时间间隔，从而实现了时间的存储。本专利技术的有益效果是通过对输入信号Stop进行一定的延时，确保了脉冲发生器在输入信号时间间隔较小时仍然能够输出脉冲信号，同时在栅控延时链中增加额外的两个二号延时单元消除了由于对输入信号Stop进行延时而引入的误差，从而在保证时间存储器功能正确的基础上扩大了其测量范围；本专利技术用于流水线型时间数字转换器中可以确保本级电路产生的量化余量较小时，下级电路仍然能够产生正确的输入信号，同时可以使时间数字转换器对较小的时间间隔进行测量，提高了其动态范围。附图说明图1为具体实施实施方式一所述的一种用于流水线型时间数字转换器的时间存储器电路的电路图；图2为具体实施方式一中一种用于流水线型时间数字转换器的时间存储器电路的工作原理示意图；图3为具体实施二中的脉冲发生器的电路图；图4为具体实施方式三中第一触发器的电路图。具体实施方式具体实施方式一：结合图1和图2说明本实施方式，本实施方式所述的一种用于流水线型时间数字转换器的时间存储器电路，包括脉冲发生器1、二输入或门2、两个一号延时单元3和栅控延时链4；输入信号Start和输入信号Stop为两个上升沿，输入信号Initial为初始信号；输入信号Start作为脉冲发生器1的第一个输入信号，输入信号Stop经过两个延时单元3后作为脉冲发生器1的第二个输入信号，输入信号Initial作为脉冲发生器1的第三个输入信号；脉冲发生器1的输出端连接二输入或门2的第一个输入端，二输入或门2的第二个输入端接收输入信号Trigger，二输入或门2的输出信号端连接栅控延时链4的控制电压端；栅控延时链4包括两个二号延时单元和十六个三号延时单元；二输入或门2的输出信号端同时与两个二号延时单元的控制电压端和十六个三号延时单元的控制电压端相连；两个二号延时单元分别为：二号延时单元A和二号延时单元B；二号延时单元A的输入信号为SET信号；二号延时单元A的输出端与二号延时单元B的输入端相连；十六个三号延时单元串联在一起，串联后的输入端连接二号延时单元B的输出端；串联后的输出端为该用于流水线型时间数字转换器的时间存储器电路的输出端。在本实施方式中，十六个三号延时单元分别为：三号延时单元①至三号延时单元十六个三号延时单元串联在一起，并且，二号延时单元B的输出端与三号延时单元①的输入端相连；三号延时单元的输出端为该用于流水线型时间数字转换器的时间存储器电路的输出端。参照图2说明本实施方式的工作原理，输入信号Start和输入信号Stop为两个上升沿，其时间间隔为Tin，由于输入信号Stop信号经过两个一号延时单元3的延时，所以脉冲发生器1输出的脉冲宽度为Tin+2τp，脉冲发生器1发出的脉冲信号和输入信号Trigger经过二输入或门2后作为栅控延时链4的控制信号EN，在脉冲宽度Tin+2τp内，SET信号将传播Tin+2τp；在控制信号EN信号为低电平时，传播状态保持，当输入信号Trigger的高电平到来时，SET信号继续传播，为了消除由于对输入信号Stop延时而引起的误差，在栅控延时链4中增加两个额外的二号延时单元，当SET信号传播至栅控延时链4的最后一个三号延时单元16时，设该三号延时单元16的输出信号为Full信号，则Full信号延迟时间为TFS+2τp，其中TFS为未增加额外延时单元时栅控延时链4的最大延时，定义输出信号Tout为栅控延时链4的最后一个三号延时单元16的输出信号与输入信号Trigger上升沿之间的时间间隔，则Tout可以表示为：Tout＝(TFS+2τp)-(Tin+2τp)＝TFS-Tin；最后一个三号延时单元16的输出信号与输入信号Trigger上升沿之间的时间间隔包含了输入信号Start和输入信号Stop之间的时间间隔，从而实现了时间的存储。具体实施方式二：结合图3说明本实施方式，本实施方式是对具体实施方式一所述的一种用于流水线型时间数字转换器的时间存储器电路进一步限定，在本实施方式中，所述脉冲发生器1包括第一触发器101、第二触发器102和一号反相器103；输入信号Start作为第一触发器101的时钟端输入信号，第一触发器101的D输入端接高电平；经过延时后的输入信号Stop作为第二触发器102的时钟端输入信号，第二触发器102的D输入端接高电平；第一触发器101的复位端R本文档来自技高网...

【技术保护点】
一种用于流水线型时间数字转换器的时间存储器电路，其特征在于，包括脉冲发生器(1)、二输入或门(2)、两个一号延时单元(3)和栅控延时链(4)；输入信号Start和输入信号Stop为两个上升沿，输入信号Initial为初始信号；输入信号Start作为脉冲发生器(1)的第一个输入信号，输入信号Stop经过两个延时单元(3)后作为脉冲发生器(1)的第二个输入信号，输入信号Initial作为脉冲发生器(1)的第三个输入信号；脉冲发生器(1)的输出端连接二输入或门(2)的第一个输入端，二输入或门(2)的第二个输入端接收输入信号Trigger，二输入或门(2)的输出信号端连接栅控延时链(4)的控制电压端；栅控延时链(4)包括两个二号延时单元和十六个三号延时单元；二输入或门(2)的输出信号端同时与两个二号延时单元的控制电压端和十六个三号延时单元的控制电压端相连；两个二号延时单元分别为：二号延时单元A和二号延时单元B；二号延时单元A的输入信号为SET信号；二号延时单元A的输出端与二号延时单元B的输入端相连；十六个三号延时单元串联在一起，串联后的输入端连接二号延时单元B的输出端；串联后的输出端为该用于流水线型时间数字转换器的时间存储器电路的输出端。...

【技术特征摘要】
1.一种用于流水线型时间数字转换器的时间存储器电路，其特征在于，包括脉冲发生器(1)、二输入或门(2)、两个一号延时单元(3)和栅控延时链(4)；输入信号Start和输入信号Stop为两个上升沿，输入信号Initial为初始信号；输入信号Start作为脉冲发生器(1)的第一个输入信号，输入信号Stop经过两个延时单元(3)后作为脉冲发生器(1)的第二个输入信号，输入信号Initial作为脉冲发生器(1)的第三个输入信号；脉冲发生器(1)的输出端连接二输入或门(2)的第一个输入端，二输入或门(2)的第二个输入端接收输入信号Trigger，二输入或门(2)的输出信号端连接栅控延时链(4)的控制电压端；栅控延时链(4)包括两个二号延时单元和十六个三号延时单元；二输入或门(2)的输出信号端同时与两个二号延时单元的控制电压端和十六个三号延时单元的控制电压端相连；两个二号延时单元分别为：二号延时单元A和二号延时单元B；二号延时单元A的输入信号为SET信号；二号延时单元A的输出端与二号延时单元B的输入端相连；十六个三号延时单元串联在一起，串联后的输入端连接二号延时单元B的输出端；串联后的输出端为该用于流水线型时间数字转换器的时间存储器电路的输出端。2.根据权利要求1所述的一种用于流水线型时间数字转换器的时间存储器电路，其特征在于，所述脉冲发生器(1)包括第一触发器(101)、第二触发器(102)和一号反相器(103)；输入信号Start作为第一触发器(101)的时钟端输入信号，第一触发器(101)的D输入端接高电平；经过延时后的输入信号Stop作为第二触发器(102)的时钟端输入信号，第二触发器(102)的D输入端接高电平；第一触发器(101)的复位端Rst与第二触发器(102)的复位端Rst相连；第一触发器(101)的复位端Rstn与第二触发器(102)的复位端Rstn相连；第一触发器(101)的复位端RstA与第二触发器(102)的复位端RstA相连；第一触发器(101)的复位端RstB与第二触发器(102)的复位端RstB相连；输入信号Initial同时与一号反相器(103)的输入端、第一触发器(101)的复位端Rst和第二触发器(102)的复位端Rst相连；一号反相器(103)的输出端同时与第一触发器(101)的复位端Rstn和第二触发器(102)的复位端Rstn相连；第二触发器(102)的输出端同时与第一触发器(101)的复位端RstB和第二触发器(102)的复位端RstB相连；第一触...

【专利技术属性】
技术研发人员：王永生，叶巧，付方发，刘晓为，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：黑龙江,23