半导体封装及其制造方法技术

半导体封装及其制造方法。可提供一种半导体封装和/或该半导体封装的制造方法。该半导体封装可包括第一晶片、电连接至第一晶片的至少一个第二晶片以及设置在互连结构层上的多个第一连接器。该半导体封装可包括电连接至所述多个第一连接器的封装基板。该封装基板可具有空腔，所述至少一个第二晶片被至少部分地设置在所述空腔中。互连结构层可包括电连接至第一晶片以及所述至少一个第二晶片的信号路径。所述至少一个第二晶片可被设置为使信号路径的长度最小化。

【技术实现步骤摘要】
半导体封装及其制造方法
本公开的实施方式总体上涉及半导体封装技术，更具体地讲，涉及包括垂直层叠的半导体芯片的半导体封装及其制造方法。
技术介绍
随着诸如移动系统的较小电子系统的发展，越来越需要能够处理大量数据的半导体封装。更具体地讲，越来越需要能够一次处理大量数据并且执行各种功能的半导体封装。响应于这种需求，各个半导体封装被实现为包括具有不同功能的多个半导体芯片。系统封装(SIP)技术是用于实现能够一次处理大量数据并且执行各种功能的半导体封装的非常有吸引力的候选。近来，已提出将具有不同功能的多个半导体芯片包封在单个封装中的系统封装(SIP)技术来实现高性能电子系统。作为SIP技术的结果，大量努力集中在实现各自包括至少一个微处理器芯片和至少一个存储器芯片的2.5维(2.5D)或3维(3D)SIP上，以改进半导体封装的功能。
技术实现思路
根据实施方式，提供了一种制造半导体封装的方法。该方法可包括提供虚设晶圆。该方法可包括在虚设晶圆上形成互连结构层。该方法可包括在互连结构层上安装第一晶片。该方法可包括在互连结构层上形成模制部(moldingpart)以保护第一晶片。该方法可包括使虚设晶圆凹陷以暴露互连结构层的与第一晶片相对的表面。该方法可包括将至少一个第二晶片安装在互连结构层的暴露表面的一个部分上以与第一晶片的一部分交叠。该方法可包括在互连结构层的暴露表面的另一部分上形成多个第一连接器。该方法可包括将封装基板附接至所述多个第一连接器。封装基板中具有空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案、以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。根据实施方式，提供了一种制造半导体封装的方法。该方法可包括提供虚设晶圆。该方法可包括在虚设晶圆上形成互连结构层。该方法可包括将第一晶片安装在互连结构层上。该方法可包括在互连结构层上形成第一模制部以保护第一晶片。该方法可包括使虚设晶圆凹陷以暴露互连结构层的与第一晶片相对的表面。该方法可包括将至少一个第二晶片安装在互连结构层的暴露表面的一个部分上以与第一晶片的一部分交叠。该方法可包括在互连结构层的暴露表面的另一部分上形成第二模制部以包围所述至少一个第二晶片。该方法可包括形成穿透第二模制部以电连接至互连结构层的多个贯通模制过孔。该方法可包括将封装基板附接至所述多个贯通模制过孔。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。根据实施方式，一种半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。根据实施方式，一种半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可包括穿透模制部的多个贯通模制过孔。该半导体封装可包括电连接至所述多个贯通模制过孔的封装基板。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可包括穿透模制部的多个贯通模制过孔。该半导体封装可包括电连接至所述多个贯通模制过孔的封装基板。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔的第二再分配图案以及将第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔的第三再分配图案。根据实施方式，可提供一种包括半导体封装的电子系统。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括设置在互连结构层上的多个第一连接器。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片以及电连接至所述多个第一连接器的封装基板。该封装基板中可包括空腔，所述至少一个第二晶片被部分地或整个地设置在所述空腔中。互连结构层可被设置为包括基本上在垂直方向上延伸以将第一晶片电连接至所述至少一个第二晶片的第一再分配图案、基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器的第二再分配图案以及将第一晶片电连接至所述多个第一连接器中的其它第一连接器的第三再分配图案。根据实施方式，可提供一种包括半导体封装的电子系统。该半导体封装可包括第一晶片。该半导体封装可包括电连接至第一晶片的互连结构层。该半导体封装可包括被设置为与第一晶片的一部分交叠的至少一个第二晶片。该半导体封装可包括被设置在互连结构层的表面上以包围所述至少一个第二晶片的模制部。该半导体封装可本文档来自技高网...

【技术保护点】
一种半导体封装，该半导体封装包括：第一晶片；互连结构层，该互连结构层电连接至所述第一晶片；多个第一连接器，所述多个第一连接器被设置在所述互连结构层上；至少一个第二晶片，所述至少一个第二晶片被设置为与所述第一晶片的一部分交叠；以及封装基板，该封装基板电连接至所述多个第一连接器，其中，所述封装基板中具有空腔，并且所述至少一个第二晶片被至少部分地设置在所述空腔中，并且其中，所述互连结构层包括：第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。

【技术特征摘要】
2015.12.22 KR 10-2015-01841061.一种半导体封装，该半导体封装包括：第一晶片；互连结构层，该互连结构层电连接至所述第一晶片；多个第一连接器，所述多个第一连接器被设置在所述互连结构层上；至少一个第二晶片，所述至少一个第二晶片被设置为与所述第一晶片的一部分交叠；以及封装基板，该封装基板电连接至所述多个第一连接器，其中，所述封装基板中具有空腔，并且所述至少一个第二晶片被至少部分地设置在所述空腔中，并且其中，所述互连结构层包括：第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。2.根据权利要求1所述的半导体封装，该半导体封装还包括：多个第二连接器，所述多个第二连接器被设置在所述至少一个第二晶片与所述互连结构层之间以将所述至少一个第二晶片电连接至所述互连结构层，其中，所述多个第二连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度；多个第一连接焊盘，所述多个第一连接焊盘被设置在所述互连结构层的一个表面的与所述至少一个第二晶片交叠的一部分上以直接连接至所述第一再分配图案的第一端和所述第二再分配图案的第一端，其中，所述多个第二连接器被安装在所述多个第一连接焊盘上；以及多个第二连接焊盘，所述多个第二连接焊盘被设置在所述互连结构层的所述一个表面的未与所述第一连接器交叠的另一部分上以具有大于所述第一连接焊盘的间距的间距，其中，所述第二连接焊盘中的一些第二连接焊盘直接连接至所述第二再分配图案的第二端，所述第二连接焊盘中的其它第二连接焊盘直接连接至所述第三再分配图案的第一端，其中，所述多个第一连接器被安装在所述第二连接焊盘上。3.根据权利要求1所述的半导体封装，该半导体封装还包括：多个第三连接器，所述多个第三连接器被设置在所述第一晶片与所述互连结构层之间以将所述第一晶片电连接至所述互连结构层，其中，所述多个第三连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度；以及多个第三连接焊盘，所述多个第三连接焊盘被设置在所述互连结构层的与所述第一连接器相对的表面上并且直接连接至所述第一再分配图案的第二端和所述第三再分配图案的第二端，其中，所述第三连接器被安装在所述第三连接焊盘上，其中，所述第三连接焊盘被设置在所述互连结构层的与所述第一连接焊盘相对的表面上。4.根据权利要求1所述的半导体封装，其中，所述第一再分配图案在所述第一晶片与所述至少一个第二晶片之间提供信号路径；其中，所述第二再分配图案在所述至少一个第二晶片与所述封装基板之间提供信号路径；其中，所述第三再分配图案在所述第一晶片与所述封装基板之间提供信号路径；并且其中，所述第一再分配图案至所述第三再分配图案提供独立的路径。5.根据权利要求1所述的半导体封装，其中，所述第一晶片包括微处理器；并且其中，所述至少一个第二晶片包括高带宽存储器HBM装置。6.根据权利要求1所述的半导体封装，其中，所述封装基板的所述空腔被设置为使得所述至少一个第二晶片与所述第一晶片的中心部分交叠。7.根据权利要求6所述的半导体封装，其中，所述至少一个第二晶片包括被并排设置在所述空腔中的多个第二晶片。8.根据权利要求1所述的半导体封装，其中，所述空腔包括彼此间隔开的多个子空腔；并且其中，所述多个子空腔包括分别与所述封装基板的四个拐角相邻设置的四个子空腔。9.根据权利要求1所述的半导体封装，其中，所述空腔延伸以穿透所述封装基板。10.一种半导体封装，该半导体封装包括：第一晶片；互连结构层，该互连结构层电连接至所述第一晶片；至少一个第二晶片，所述至少一个第二晶片被设置为与所述第一晶片的一部分交叠；模制部，该模制部被设置在所述互连结构层的表面上以包围所述至少一个第二晶片；多个贯通模制过孔，所述多个贯通模制过孔穿透所述模制部；以及封装基板，该封装基板电连接至所述多个贯通模制过孔，其中，所述互连结构层包括：第一再分配图案，所述第一再分配图案基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片；第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个贯通模制过孔中的一些贯通模制过孔；以及第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个贯通模制过孔中的其它贯通模制过孔。11.根据权利要求10所述的半导体封装，其中，所述至少一个第二晶片和所述模制部被设置在所述互连结构层的一个表面上。12.根据权利要求10所述的半导体封装，其中，所述模制部被设置为暴露所述互连结构层的一个表面的设置有所述至少一个第二晶片的一部分，并且覆盖所述互连结构层的所述一个表面的其它部分。13.一种半导体封装，该半导体封装包括：第一晶片：至少一个第二晶片，所述至少一个第二晶片电连接至所述第一晶片；互连结构层，该互连结构层电连接至所述第一晶片；多个第一连接器，所述多个第一连接器被设置在所述互连结构层上；以及封装基板，该封装基板电连接至所述多个第一连接器，其中，所述封装基板具有空腔，并且所述至少一个第二晶片被至少部分地设置在所述空腔中，其中，所述互连结构层包括电连接至所述第一晶片以及所述至少一个第二晶片的信号路径，并且其中，所述至少一个第二晶片被设置为使所述信号路径的长度最小化。14.根据权利要求13所述的半导体封装，其中，所述信号路径包括基本上在垂直方向上延伸以将所述第一晶片电连接至所述至少一个第二晶片的第一再分配图案。15.根据权利要求13所述的半导体封装，其中，所述第一晶片垂直地与所述至少一个第二晶片至少部分地交叠。16.根据权利要求13所述的半导体封装，其中，所述第一晶片和所述至少一个第二晶片各自包括接口物理层，并且其中，所述信号路径电连接至所述第一晶片的所述接口物理层以及所述至少一个第二晶片的所述接口物理层。17.根据权利要求16所述的半导体封装，其中，所述互连结构层包括：第二再分配图案，所述第二再分配图案基本上在水平方向上延伸以将所述至少一个第二晶片电连接至所述多个第一连接器中的一些第一连接器；以及第三再分配图案，所述第三再分配图案将所述第一晶片电连接至所述多个第一连接器中的其它第一连接器。18.根据权利要求13所述的半导体封装，其中，所述封装基板与所述互连结构层之间的距离小于所述至少一个第二晶片的高度。19.根据权利要求13所述的半导体封装，该半导体封装还包括：多个第二连接器，所述多个第二连接器被设置在所述至少一个第二晶片与所述互连结构层之间以将所述至少一个第二晶片电连接至所述互连结构层，其中，所述多个第二连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度。20.根据权利要求19所述的半导体封装，该半导体封装还包括：多个第三连接器，所述多个第三连接器被设置在所述第一晶片与所述互连结构层之间以将所述第一晶片电连接至所述互连结构层，其中，所述多个第三连接器被设置为具有小于所述多个第一连接器的间距和宽度的间距和宽度。21.根据权利要求13所述的半...

【专利技术属性】
技术研发人员：郑然丞，孙晧荣，朴寿显，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR