半导体器件制造技术

辅助驱动器耦合到字线驱动器未耦合到的字线的端部，并且根据字线的另一端部的电压将字线的另一端部耦合到第一电源。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的于2015年9月11日提交的日本专利申请号2015-179683的公开内容以其整体内容通过引用并入本文。
本专利技术涉及一种半导体器件，例如，一种具有在其中由激活字线执行数据写入和数据读取的存储器单元的半导体器件。
技术介绍
在相关领域中，众所周知的半导体器件包括存储器阵列、字线和字线驱动器。存储器阵列包括以矩阵布置的多个存储器单元。相应地针对存储器阵列的行提供字线。字线在自/至存储器单元的数据读取/写入的时间的所选择行的字线(参见日本未审查的专利申请公开号2014-99225)。
技术实现思路
然而在最近，晶体管的驱动力已经被改进，并且已经提高线的微制造。因此，线的电阻部件的影响是明显的。在包括存储器阵列的半导体器件中，问题在于，由于在激活字线时字线的电阻部件的影响，因而远离字线驱动器的位置的电压的上升速度小于靠近字线驱动器的位置的电压的上升速度。因此，在远离字线驱动器的位置的存储器单元中，与靠近字线驱动器的位置的存储器单元相比较，在流动中延迟单元电流。这引起到存储器单元中的写入数据中的延迟和来自存储器单元的读取数据中的延迟。任何其他目的和新的特征将通过本说明书和附图的描述而变得明显。根据实施例，提供了一种半导体器件，其包括(多个)辅助驱动器，其耦合到其中未耦合字线驱动器的一侧上的(多个)字线的(多个)另一端部，并且根据字线的另一端部的电压将字线的另一端部耦合到第一电源。根据实施例的半导体器件，避免在激活字线的时间时远离字线驱动器的位置的电压的上升速度小于靠近字线驱动器的位置的电压的上升速度是可能的。附图说明图1是图示第一实施例的半导体器件的配置的示图。图2是图示第二实施例的半导体器件的配置的示图。图3是图示第二实施例中的字线WL的前端和终端和辅助驱动器的电压改变的示图。图4是图示第三实施例的半导体器件的配置的示图。图5是图示第三实施例中的字线WL的前端和终端和辅助驱动器的电压改变的示图。图6是图示第四实施例的半导体器件的配置的示图。图7是图示第四实施例中的字线WL的前端和终端和辅助驱动器的电压改变的示图。图8是各自图示第五实施例的存储器单元的配置和布局的示图。具体实施方式现在将使用附图描述本专利技术的优选的实施例。第一实施例图1是图示第一实施例的半导体器件的配置的示图。参考图1，该半导体器件1000包括存储器阵列98、多个字线WL、多个位线对BT和BB、多个字线驱动器502、第一电源Vdd和多个辅助驱动器504。存储器阵列98包括以矩阵布置的多个存储器单元。字线WL被提供并且分别地对应于存储器阵列98的各行。字线WL耦合到对应行的存储器单元500。位线对BT和BB被提供并且分别地对应于存储器阵列98的各列。位线对BT和BB耦合到对应列的存储器单元500。字线驱动器502耦合到字线WL的一个端部。当选择对应行时，字线WL的一个端部耦合到第一电源Vdd。辅助驱动器504耦合到字线WL的另一端部。根据字线WL的另一端部的电压，字线WL的另一端部耦合到电源Vdd。因此，在该实施例中，由辅助驱动器504使得字线WL的另一端部的电压上升。因此，在激活字线WL时，防止远离字线驱动器502的位置的电压的上升速度小于靠近字线驱动器502的位置的电压的上升速度。第二实施例图2是图示第二实施例的半导体器件的配置的示图。半导体器件100包括存储器阵列62、多个字线WL、多个位线对BT和BB、多个字线驱动器22、多个辅助驱动器10、多个列选择器4、多个预充电电路3、控制电路/地址解码器21、多个写入驱动器5和多个感测放大器6。存储器阵列62包括以矩阵布置的多个存储器单元1。在图2中，以两行和两列的形式表示存储器单元1。存储器单元1是SRAM(静态随机存取存储器)单元。存储器单元1中的每一个包括PMOS(金属氧化物半导体)晶体管P1和P2作为负载晶体管、NMOS晶体管N1和N2作为驱动器晶体管和NMOS晶体管N20和N21作为存取晶体管。负载晶体管P1和负载晶体管P2的源极二者耦合到内部电源电压Vdd，并且其漏极相应地耦合到存储器节点A和存储器节点B，并且其栅极相应地耦合到存储器节点B和存储器节点A。驱动器晶体管N1和驱动器晶体管N2的源极二者耦合到接地的电源(接地的)，并且其漏极相应地耦合到存储器节点A和存储器节点B，并且其栅极相应地耦合到存储器节点B和存储器节点A。存取晶体管N20和N21的源极相应地耦合到存储器节点A和存储器节点B，其漏极耦合到对应的位线BT和位线BB，并且其栅极二者耦合到对应的字线WL。PMOS晶体管P1和NMOS晶体管N1形成逆变器，并且将写入存储器节点B中的数据的反相信号输出给存储器节点A。PMOS晶体管P2和NMOS晶体管N2形成逆变器，并且将写入存储器节点A中的数据的反相信号输出给存储器节点B。因此，PMOS晶体管P1和PMOS晶体管P2和NMOS晶体管N1和NMOS晶体管N2形成锁存电路，其保持写入存储器节点A和存储器节点B中的数据。字线WL被提供并且分别地对应于存储器阵列62的各行。字线WL耦合到对应行的存储器单元500。位线对BT和BB被提供并且分别地对应于存储器阵列62的各列。位线对BT和BB耦合到对应列的存储器单元500。控制电路/地址解码器21包括行解码器和列解码器，以将地址指定的字线WL驱动到选择状态中。行解码器根据行地址信号生成行选择信号，同时列解码器根据列地址信号选择对应于所选择列的位线对。特别地，行解码器将行地址信号解码以在读取操作或写入操作时生成行选择信号。例如，在选择图2中所图示的第0行时，行解码器激活并且使选择信号XU0和XL0到高电平中。在选择图2中所图示的第1行时，其激活并且使选择信号XU1和XL1到高电平中。在读取操作或写入操作时，列解码器将列地址信号解码来生成列选择信号。例如，列解码器在选择图2中所图示的第0列时激活并且使选择信号Y0到高电平中，并且在选择图2中所图示的第1列时激活并且使选择信号Y1到高电平中。列选择器4包括逆变器IV1、逆变器IV2、PMOS晶体管P5和PMOS晶体管P6以及NMOS晶体管N5和NMOS晶体管N6。第0列的列选择器4中的逆变器IV1接收选择信号Y0。第1列的列选择器4中的逆变器IV1接收选择信号Y1。逆变器IV2接收逆变器IV1的输出。在位线BT、写入驱动器5的输出节点O与感测放大器6的输入节点I之间提供PMOS晶体管P5和NMOS晶体管N5。PMOS晶体管P5的栅极接收逆变器IV1的输出。NMOS晶体管N5的栅极接收逆变器IV2的输出。在位线BB、写入驱动器5的反相输出节点NO与感测放大器6的反相输入节点NI之间提供PMOS晶体管P6和NMOS晶体管N6。PMOS晶体管P6的栅极接收逆变器IV1的输出。NMOS晶体管N6的栅极接收逆变器IV2的输出。预充电电路3包括PMOS晶体管P3、P4和P20。在电源Vdd与位线BT之间提供PMOS晶体管P3。PMOS晶体管P3接收逆变器IV2的输出。在电源Vdd与位线BB之间提供PMOS晶体管P4。PMOS晶体管P4接收逆变器IV2的输出。在位线BT与位线BB之间提供PMOS晶体管P20。PMOS晶体管P20的栅极接收逆变器IV2的输本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储器阵列，包括以矩阵布置的多个存储器单元；字线，被提供并且分别地对应于所述存储器阵列的行；字线驱动器，被耦合到所述字线的端部，并且当对应的行被选择时，通过将所述字线的一个端部耦合到第一电源来激活所述字线；以及辅助驱动器，被耦合到所述字线的另一端部，并且根据所述字线的所述另一端部的电压，将所述字线的所述另一端部耦合到所述第一电源。

【技术特征摘要】
2015.09.11 JP 2015-1796831.一种半导体器件，包括：存储器阵列，包括以矩阵布置的多个存储器单元；字线，被提供并且分别地对应于所述存储器阵列的行；字线驱动器，被耦合到所述字线的端部，并且当对应的行被选择时，通过将所述字线的一个端部耦合到第一电源来激活所述字线；以及辅助驱动器，被耦合到所述字线的另一端部，并且根据所述字线的所述另一端部的电压，将所述字线的所述另一端部耦合到所述第一电源。2.根据权利要求1所述的半导体器件，其中所述辅助驱动器中的每一个包括在电源与所述字线中的每一个字线的另一端部之间提供的PMOS晶体管。3.根据权利要求2所述的半导体器件，其中所述辅助驱动器中的每一个包括逆变器，所述逆变器的输入被耦合到所述字线的所述另一端部并且所述逆变器的输出被耦合到所述PMOS晶体管的栅极。4.根据权利要求2所述的半导体器件，其中所述辅助驱动器中的每一个包括NAND电路，所述NAND电路具有被耦合到所述字线的所述另一端部的一个输入、接收控制信号脉冲的另一的输入和被耦合到所述PMOS晶体管的栅极的输出。5.根据权利要求5所述的半导体器件，其中所述控制信号脉冲在从所述字线的上升开始时间直到所述字线的所述另一端部的电压达到所述第一电源的电压的周期中处于高电平，并且所述脉冲在从所述字线的下降开始时间直到所述字线的所述另一端部的所述电压达到接地电压的周期中处于低电平。6.根据权利要求4所述的半导体器件，其中信号线在水平于实施所述半导体器件的衬底的方向上布置在所述存储器阵列的外部上，其中所述控制信号脉冲通过所述信号线被传送，以及其中所述控制信号脉冲由多个辅助驱动器共享，所述多个辅助驱动器共享耦合到所述多个辅助驱动器的对应的字线的所述另一端部。7.根据权利要求2所述的半导体器件，其中所述辅助驱动器中的每一个包括延迟电路和NAND电路，所述延迟电路被耦合到所述字线的所述另一端部，所述NAND电路具有被耦合到所述字线的所述另一端部的一个输入、接收所述延迟电路的输...

【专利技术属性】
技术研发人员：石井雄一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP