驱动子字线的半导体存储器元件制造技术

一种半导体存储器元件，包含一子字线驱动器和一电压切换电路。该子字线驱动器具有耦接至一所选择的主字线的一输入端、耦接至一所选择的子字线的一输出端、偏压和一电源端。该电压切换电路用以选择输出一第一供应电源、一第二供应电源和该接地电压的其中一个至该电源端。在一主动模式时，该电压切换电路输出该第一供应电源以上拉该所选择的子字线至一逻辑高电平。在一预充电模式时，该第一电压切换电路输出该接地电压，接着输出该第二供应电源至该电源端，以下拉该所选择的子字线至一逻辑低电平。

【技术实现步骤摘要】

本专利技术涉及一种包含子字线驱动器的半导体存储器元件。
技术介绍
图1绘示一传统字线驱动器100的电路图。该字线驱动器100包含一主字线驱动器10和多个子字线驱动器12和14。这些子字线驱动器12和14中的每一个包含一PMOS晶体管P1和一NMOS晶体管N1。这些子字线驱动器12和14由一主字线MWL所控制。当一存储器元件运作于一主动模式(activemode)时，该主字线MWL会被选择为逻辑0电平，且一升压电压VH会供应至该PMOS晶体管P1的源极。因此，该PMOS晶体管P1会导通而该NMOS晶体管N1会截止，藉以提高一子字线SWL至逻辑1电平(VH电位)。当该存储器元件运作于一预充电模式(prechargemode)时，该主字线MWL会被选择为逻辑1电平，且一接地电压GND会供应至该PMOS晶体管P1的源极。因此，该PMOS晶体管P1会截止而该NMOS晶体管N1会导通，藉以下拉该子字线SWL至逻辑0电平。在此状况下，该PMOS晶体管P1会经历很大的栅极至源极电位差，且一栅极偏压感应漏极漏电流(GateInducedDrainLeakage,GIDL)现象会发生于此时期。当存储器元件运作于预充电模式或是休眠状态(standby)模式时，GIDL现象对于低功耗的半导体元件会造成影响。
技术实现思路
根据本专利技术一实施例的一种半导体存储器元件，包含一第一子字线驱动器和一第一电压切换电路。该第一子字线驱动器具有耦接至一所选择的主字线的一输入端、耦接至一所选择的子字线的一输出端、偏压至一接地电压的一参考端和一电源端。该第一电压切换电路用以选择输出一第一供应电源、一第二供应电源和该接地电压的其中一个至该第一子字线驱动器的该电源端。在一主动模式时，该第一电压切换电路输出该第一供应电源至该第一子字线驱动器的该电源端，以上拉该所选择的子字线至一逻辑高电平。在一预充电模式时，该第一电压切换电路输出该接地电压至该第一子字线驱动器的该电源端，接着输出该第二供应电源至该第一子字线驱动器的该电源端，以下拉该所选择的子字线至一逻辑低电平。该第二供应电源的电位介于该第一供应电源的电位和该接地电压的电位之间。附图说明图1绘示一传统字线驱动器的电路图。图2显示结合本专利技术一实施例的具有子字线驱动器的半导体存储器元件的方块示意图。图3显示结合本专利技术一实施例的该电压切换单元的方块示意图。图4显示图3所示的该电压切换电路的一详细电路图。图5显示该子字线驱动器运作时的波形图。图6显示图3所示的该电压切换电路的一详细电路图。图7显示该子字线驱动器运作时的波形图。图8显示图2所示的这些子字线驱动器的详细电路图。图9显示图8所示的这些子字线驱动器和这些电压切换电路的波形图。【附图符号说明】100字线驱动器10主字线驱动器12,14子字线驱动器200字线驱动器20指令解码器21主字线驱动器23子字线驱动器24第一组子字线驱动器26第二组子字线驱动器28电压切换单元42,42’,42”源极电压产生器422,422’,422”延迟电路424,424’,424”或门44,44’,44”解码器46,46’,46”电平移位器M1-M10晶体管M11,M11’,M11”晶体管M12,M12’,M12”晶体管MWL0,MWL1主字线P1晶体管N1晶体管SC_0-SC_7电压切换电路SD_0-SD_15子字线驱动器SWL0-SWL15子字线具体实施方式在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图2显示结合本专利技术一实施例的具有子字线驱动器的半导体存储器元件的方块示意图。参考图2，一字线驱动器200包含一指令解码器20、一主字线驱动器21、一子字线驱动器23、一第一组子字线驱动器24、一第二组子字线驱动器26和一电压切换单元28。参考图2，该指令解码器20用以解码一指令CMD，并根据该指令CMD产生不同的输出结果。举例而言，当该指令CMD代表一主动模式指令时，该指令解码器20会产生一主动信号ACT；当该指令CMD代表一预充电模式指令时，该指令解码器20会产生一预充电信号PRE。该主字线驱动器21用以在主动模式下响应于八个较高行地址信号ADDR(3-10)以驱动128条主字线。这些主字线包含主字线MWL0和MWL1。参考图2，该主字线MWL0对应耦接于存储器存储单元(未绘出)的子字线SWL0至SWL7。该主字线MWL1对应耦接于存储器存储单元(未绘出)的子字线SWL8至SWL15。参考图2，该第一组子字线驱动器24包含八个子字线驱动器SD_0至SD_7。该子字线驱动器SD_0具有耦接至该主字线MWL0的一输入端、耦接至一子字线SWL0的一输出端、偏压至一接地电压GND的一参考端和用以接收来自该电压切换单元28的一供应电压SWH0的一电源端。其他子字线驱动器SD_1至SD_7具有与该子字线驱动器SD_0相似的组态。参考图2，该第二组子字线驱动器26包含八个子字线驱动器SD_8至SD_15。该子字线驱动器SD_8具有耦接至该主字线MWL1的一输入端、耦接至一子字线SWL8的一输出端、偏压至该接地电压GND的一参考端和用以接收来自该电压切换单元28的该供应电压SWH0的一电源端。其他子字线驱动器SD_9至SD_15具有与该子字线驱动器SD_8相似的组态。图3显示结合本专利技术一实施例的该电压切换单元28的方块示意图。参考图3，该电压切换单元28包含接收该预充电信号PRE和三个较低行地址信号ADDR(0-2)的多个电压切换电路SC_0至SC_7。请同时参考图2和图3，该电路SC_0用以提供该输出电压SWDH0至该第一组子字线驱动器24中的子字线驱动器SD_0和该第二组子字线驱动器26中的子字线驱动器SD_8。该电路SC_7用以提供该输出电压SWDH7至该第一组子字线驱动器24中的子字线驱动器SD_7和该第二组子字线驱动器26中的子字线驱动器SD_15。这些电压切换电路SC_0至SC_7具有相似的电路组态。图4显示图3所示的该电路SC_0的一详细电路图。参考图4，该电路SC_0包含一源极电压产生器42、一解码器44、一电平移位器46、一PMOS晶体管M11和一NMOS晶体管M12。该解码器44藉由解码较低行地址信号ADDR(0-2)以产生一信号S1。该电平移位器46用以将输入级S1的低电压电位转换为高电压电位S2。该源极电压产生器42用以产生施加至该NMOS晶体管M12的一偏压电压VA。参考图4，该源极电压产生器42包含一延迟电路422和一或门424。该延迟电路422用以接收该预充电信号PRE，并延迟该预充电信号PRE一时间间隔。该或门电路44用以接收来自该电路42的一延迟信号本文档来自技高网...

【技术保护点】
一种半导体存储器元件，包括：一第一子字线驱动器，具有耦接至一所选择的主字线的一输入端、耦接至一所选择的子字线的一输出端、偏压至一接地电压的一参考端和一电源端；以及一第一电压切换电路，用以选择输出一第一供应电源、一第二供应电源和该接地电压的其中一个至该第一子字线驱动器的该电源端；其中，在一主动模式时，该第一电压切换电路输出该第一供应电源至该第一子字线驱动器的该电源端，以上拉该所选择的子字线至一逻辑高电平；其中，在一预充电模式时，该第一电压切换电路输出该接地电压至该第一子字线驱动器的该电源端，接着输出该第二供应电源至该第一子字线驱动器的该电源端，以下拉该所选择的子字线至一逻辑低电平；和其中，该第二供应电源的电位介于该第一供应电源的电位和该接地电压的电位之间。

【技术特征摘要】
1.一种半导体存储器元件，包括：一第一子字线驱动器，具有耦接至一所选择的主字线的一输入端、耦接至一所选择的子字线的一输出端、偏压至一接地电压的一参考端和一电源端；以及一第一电压切换电路，用以选择输出一第一供应电源、一第二供应电源和该接地电压的其中一个至该第一子字线驱动器的该电源端；其中，在一主动模式时，该第一电压切换电路输出该第一供应电源至该第一子字线驱动器的该电源端，以上拉该所选择的子字线至一逻辑高电平；其中，在一预充电模式时，该第一电压切换电路输出该接地电压至该第一子字线驱动器的该电源端，接着输出该第二供应电源至该第一子字线驱动器的该电源端，以下拉该所选择的子字线至一逻辑低电平；和其中，该第二供应电源的电位介于该第一供应电源的电位和该接地电压的电位之间。2.根据权利要求1的半导体存储器元件，其中该第一子字线驱动器包括：一PMOS晶体管，在该主动模式时耦接该第一子字线驱动器的该电源端至该所选择的子字线；以及一NMOS晶体管，在该预充电模式时耦接该第一子字线驱动器的该电源端至该接地电压。3.根据权利要求1的半导体存储器元件，还包括：一第二子字线驱动器，具有耦接至该所选择的主字线的一输入端、耦接至一第一未选择的子字线的一输出端、偏压至该接地电压的一参考端和一电源端；以及一第二电压切换电路，用以选择输出该第一供应电源、该第二供应电源和该接地电压的其中一个至该第二子字线驱动器的该电源端；其中，在该主动模式时，该第二电压切换电路输出该接地电压至该第二子字线驱动器的该电源端；和其中，在该预充电模式时，该第二电压切换电路输出该接地电压至该第二子字线驱动器的该电源端，接着输出该第二供应电源至该第二子字线驱动
\t器的该电源端。4.根据权利要求3的半导体存储器元件，其中该第二子字线驱动器包括：一PMOS晶体管，在该主动模式时耦接该第二子字线驱动器的该电源端至该第一未选择的子字线；以及一NMOS晶体管，在该预充电模式时耦接该第一未选择的子字线至该接地电压。5.根据权利要求1的半导体存储器元件，还包括：一第三子字线驱动器，具有耦接至一未选择的主字线的一输入端、耦接至一第二未选择的子字线的一输出端、偏压至该接地电压的一参考端和一电源端；其中，在该主动模式时，该第...

【专利技术属性】
技术研发人员：陈懿范，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：中国台湾;71