非易失性存储器及其制造方法技术

本发明专利技术提供一种非易失性存储器及其制造方法，该存储器包括存储单元，存储单元包括：堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区与漏极区、控制栅极和栅间介电层，堆叠栅极结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，浮置栅极的顶部具有转角部。抹除栅极包覆转角部。穿隧介电层设置于浮置栅极下。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间，进而增加存储器元件的可靠度。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器及其制造方法。
技术介绍
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。典型的一种非易失性存储器设计成具有堆叠式栅极(Stack-Gate)结构，其中包括依序设置于基底上的穿隧氧化层、浮置栅极(Floatinggate)、栅间介电层以及控制栅极(ControlGate)。对此快闪存储器元件进行编程或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。在非易失性存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-CouplingRatio，简称GCR)越大，其操作所需的工作电压将越低，而快闪存储器的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(OverlapArea)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极之间的栅间介电层的介电常数(DielectricConstant；k)等。然而，随着集成电路正以更高的集积度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其集积度。其中，缩小存储单元的尺寸可通过减小存储单元的栅极长度与比特线的间隔等方法来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(ChannelLength)，容易造成漏极与源极间发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储单元的电性表现。而且，在编程或抹除存储单元时，电子重复穿越过穿隧氧化层，将耗损穿隧氧化层，导致存储器元件可靠度降低。
技术实现思路
本专利技术提供一种非易失性存储器及其制造方法，可以实现低操作电压，进而增加存储器元件的可靠度。本专利技术提供一种非易失性存储器及其制造方法，可以提高元件的积集度。本专利技术提出一种非易失性存储器，具有第一存储单元，设置于基底上。此第一存储单元具有堆叠栅极结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、源极区、漏极区、控制栅极以及栅间介电层，其中堆叠栅极结构具有依序设置于基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠栅极结构的第一侧的侧壁，且浮置栅极的顶部具有转角部，且抹除栅极包覆转角部。穿隧介电层设置于浮置栅极与基底之间。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。源极区与漏极区分别设置于堆叠栅极结构与浮置栅极两侧的基底中，其中源极区邻接浮置栅极，漏极区邻接堆叠栅极结构的第二侧，第一侧与第二侧相对。控制栅极设置于源极区与浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间以及所述控制栅极与所述抹除栅极之间。在本专利技术的一实施例中，上述非易失性存储器还具有第二存储单元。第二存储单元设置于基底上，且第二存储单元的结构与第一存储单元的结构相同，第二存储单元与第一存储单元成镜像配置，共用源极区或漏极区。在本专利技术的一实施例中，上述第一存储单元与上述的第二存储单元共用控制栅极，且控制栅极填满第一存储单元与第二存储单元之间的开口。在本专利技术的一实施例中，上述非易失性存储器还具有第三存储单元。第三存储单元设置于基底上，且第三存储单元的结构与第一存储单元的结构相同，共用源极区、辅助栅极、抹除栅极以及控制栅极，且控制栅极填满第一存储单元与第三存储单元之间。在本专利技术的一实施例中，上述穿隧介电层还设置于控制栅极与源极区之间。在本专利技术的一实施例中，所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。在本专利技术的一实施例中，上述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。在本专利技术的一实施例中，上述绝缘层的材质包括氧化硅。上述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(介电常数k＞4)。在本专利技术的一实施例中，上述穿隧介电层的材质包括氧化硅，穿隧介电层的厚度介于60埃至200埃之间。在本专利技术的一实施例中，上述栅介电层的材质包括氧化硅，栅介电层的厚度小于或等于穿隧介电层的厚度。上述抹除栅介电层的材质包括氧化硅，抹除栅介电层的厚度介于100埃至180埃之间。在本专利技术的一实施例中，上述浮置栅极的转角部角度小于或等于90度。在本专利技术的一实施例中，所述抹除栅介电层还设置于所述抹除栅极与所述辅助栅极之间。本专利技术提供一种非易失性存储器的制造方法，包括下列步骤。首先，提供基底。接着，在基底上形成至少二堆叠结构，各堆叠结构由基底起依序包括栅介电层、辅助栅极、绝缘层以及牺牲层。然后，在堆叠结构侧壁形成辅助栅介电层，在堆叠结构之间的基底上形成穿隧介电层。在堆叠结构的第一侧的侧壁形成浮置栅极，其中浮置栅极的顶部具有转角部，转角部邻近牺牲层。在基底上形成材料层，填满堆叠结构之间的间隙。移除牺牲层后，移除部分的材料层、部分的绝缘层以及部分的辅助栅介电层，以形成至少暴露出浮置栅极的转角部的开口。至少于浮置栅极的转角部上形成抹除栅介电层。在基底上形成填满开口的抹除栅极，其中抹除栅极包覆浮置栅极的转角部。移除材料层，在浮置栅极及抹除栅极上形成栅间介电层。在浮置栅极上形成控制栅极。在本专利技术的一实施例中，在堆叠结构的第一侧的侧壁形成浮置栅极的步骤包括：在堆叠结构的第一侧的侧壁形成导体间隙壁；以及图案化导体间隙壁，以形成浮置栅极。在本专利技术的一实施例中，在堆叠结构的第一侧的侧壁形成导体间隙壁的步骤包括：在基底上形成导体层；以及对导体层进行非等向性蚀刻制程。在本专利技术的一实施例中，上述非易失性存储器的制造方法，还包括：在导体间隙壁之间的基底中形成源极区；以及在堆叠结构的第二侧的基底中形成漏极区，第一侧与第二侧相对。本专利技术的非易失性存储器及其制造方法中，在X方向(行方向)相邻的两存储单元结构相同且例如是成镜像配置，共用源极区或漏极区，以及共用控制栅极。而在Y方向(列方向)相邻的两存储单元结构相同，共用源极区、辅助栅极(字符线)、抹除栅极以及控制栅极。因此能提高元件的积集度。本专利技术的非易失性存储器及其制造方法中，辅助栅极与抹除栅极平行设置，因此能提高元件的积集度。本专利技术的非易失性存储器中，辅助栅极下方的栅介电层的厚度较薄，在操作存储单元时，可以使用较小的电压打开/关闭辅助栅极下方的通道区，亦即可以降低操作电压。本专利技术的非易失性存储器及其制造方法中，控制栅极包覆浮置栅极，能够增加控制栅极与浮置栅极之间所夹的面积，而提高了存储器元件的耦合率。本专利技术的非易失性存储器及其制造方法中，由于浮置栅极设置有转角部，抹除栅极包覆此转角部。转角部的角度小于或等于90度，通过转角部使电场集中，可降低抹除电压，有效率的将电子从浮置栅极拉出，提高抹除数据的速度。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A为本专利技术实施例所示出的一种非易失性存储器的上视图；图1B为本专利技术实施例所示出的一种非易失性存储器的剖面示意图；图2A到图2I为本专利技术实施例所示出的一种非易失性存储器的制作流程的剖面示意图；图3A为对存储单元进行编程操作的本文档来自技高网...

【技术保护点】
一种非易失性存储器，其特征在于，包括：第一存储单元，设置于基底上，所述第一存储单元，包括：堆叠栅极结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；浮置栅极，设置于所述堆叠栅极结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述抹除栅极包覆所述转角部；穿隧介电层，设置于所述浮置栅极与所述基底之间；抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；源极区与漏极区，分别设置于所述堆叠栅极结构与所述浮置栅极两侧的所述基底中，其中所述源极区邻接所述浮置栅极，所述漏极区邻接所述堆叠栅极结构的第二侧，所述第一侧与所述第二侧相对；控制栅极，设置于所述源极区与所述浮置栅极上；以及栅间介电层，设置于所述控制栅极与所述浮置栅极之间以及所述控制栅极与所述抹除栅极之间。

【技术特征摘要】
1.一种非易失性存储器，其特征在于，包括：第一存储单元，设置于基底上，所述第一存储单元，包括：堆叠栅极结构，包括依序设置于所述基底上的栅介电层、辅助栅极、绝缘层以及抹除栅极；浮置栅极，设置于所述堆叠栅极结构的第一侧的侧壁，且所述浮置栅极的顶部具有转角部，所述抹除栅极包覆所述转角部；穿隧介电层，设置于所述浮置栅极与所述基底之间；抹除栅介电层，设置于所述抹除栅极与所述浮置栅极之间；辅助栅介电层，设置于所述辅助栅极与所述浮置栅极之间；源极区与漏极区，分别设置于所述堆叠栅极结构与所述浮置栅极两侧的所述基底中，其中所述源极区邻接所述浮置栅极，所述漏极区邻接所述堆叠栅极结构的第二侧，所述第一侧与所述第二侧相对；控制栅极，设置于所述源极区与所述浮置栅极上；以及栅间介电层，设置于所述控制栅极与所述浮置栅极之间以及所述控制栅极与所述抹除栅极之间。2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：第二存储单元，设置于所述基底上，所述第二存储单元的结构与所述第一存储单元的结构相同，且所述第二存储单元与所述第一存储单元成镜像配置，共用所述源极区或所述漏极区。3.根据权利要求2所述的非易失性存储器，其特征在于，所述第一存储单元与所述第二存储单元共用所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第二存储单元之间的开口。4.根据权利要求1所述的非易失性存储器，其特征在于，还包括：第三存储单元，设置于所述基底上，所述第三存储单元的结构与所述第一存储单元的结构相同，共用所述源极区、所述辅助栅极、所述抹除栅极以及所述控制栅极，且所述控制栅极填满所述第一存储单元与所述第三存储单元之间。5.根据权利要求1所述的非易失性存储器，其特征在于，所述穿隧介电层还设置于所述控制栅极与所述源极区之间。6.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的厚度大于或等于所述抹除栅介电层的厚度。7.根据权利要求1所述的非易失性存储器，其特征在于，所述辅助栅介电层的材质包括氧化硅-氮化硅、氧化硅-氮化硅-氧化硅或氧化硅。8.根据权利要求1所述的非易失性存储器，其特征在于，所述绝缘层的材质包括氧化硅。9.根据权利要求1所述的非易失性存储器，其特征在于，所述栅间介电层的材质包括氧化硅-氮化硅-氧化硅或氮化硅-氧化硅或其他高介电常数的材质(k＞4)。10...

【专利技术属性】
技术研发人员：郑宗文，郑育明，
申请(专利权)人：物联记忆体科技股份有限公司，郑宗文，郑育明，
类型：发明
国别省市：中国台湾;71