具有字元抹除与减少写入干扰的非易失性存储器装置制造方法及图纸

本发明专利技术提供一种非易失性存储器装置包括多个存储单元区块。所述多个存储单元区块配置为存储单元阵列。所述存储单元区块为一个抹除单元，各别包括多个存储单元、第一字元线以及第二字元线。所述多个存储单元各别包括第一存储单元以及第二存储单元。所述存储单元阵列的每一行设置选择信号线，并且所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块。所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。

Non volatile memory device with character erasure and reduced write interference

The present invention provides a non-volatile memory device including a plurality of memory cell blocks. The plurality of storage cell blocks are configured as memory cell arrays. The storage unit block is a erasing unit, each of which includes a plurality of storage units, a first character line and a second character line. Each of the plurality of storage units includes a first storage unit and a second storage unit. Each row of the memory cell array is provided with a selection signal line, and the selection signal line is coupled to the plurality of memory cell blocks in each row through a plurality of N-type transistors. The plurality of memory cell blocks determine whether to perform read operation, write operation or erase operation respectively according to the selection signal provided by the selection signal line in each row.

【技术实现步骤摘要】
具有字元抹除与减少写入干扰的非易失性存储器装置
本专利技术涉及一种存储器装置，尤其涉及一种具有字元抹除与减少写入干扰的非易失性存储器装置。
技术介绍
非易失性存储器由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备。随着存储器相关技术的进步，存储器装置的容量越来越大、尺寸越来越小，存储单元抗写入干扰能力越来越弱，将大幅地降低产品良率，而增加存储器装置的制造成本。由于面积的考量，数据抹除的单元区域越来越大，但小区域的数据抹除操作，对于使用者有极大的便利性。举例来说，美国专利公开号：US20080123416公开一种非易失性存储器的电路架构设计，主要通过多个晶体管开关以及区域控制栅极线(localCGline)来达到减少存储单元写入干扰(programdisturb)的功效。然而，此前案仍以大范围的方式进行抹除操作，因此未有字元抹除(byteerase)的功能。再举例来说，美国专利证书号：US9443594公开一种非易失性存储器的电路架构设计，主要通过多个P型晶体管开关以及区域控制栅极线来达到区域抹除的功能。然而，此前案仍以大范围的方式进行写入操作，因此仍未克服写入干扰的问题。有鉴于此，以下将提出多个实施方式来克服上述问题。
技术实现思路
本专利技术提供一种非易失性存储器装置具有多个存储单元区块，并且这些存储单元区块可执行小区域性的数据读取操作、数据写入操作以及数据抹除操作，且可大幅减少存储单元写入干扰(programdisturb)与达到字元抹除(byteerase)的功能。本专利技术的非易失性存储器装置包括多个存储单元区块。所述多个存储单元区块配置为存储单元阵列。所述存储单元区块为一个抹除单元，各别包括多个存储单元、第一字元线以及第二字元线。所述多个存储单元各别包括第一存储单元以及第二存储单元。所述第一字元线耦接每一所述多个存储单元的所述第一存储单元，并且用以提供第一字元信号。所述第二字元线耦接每一所述多个存储单元的所述第二存储单元，并且用以提供第二字元信号。所述存储单元阵列中的每一行设置选择信号线。所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块。所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。在本专利技术的一实施例中，上述的多个存储单元区块各别还包括区域抹除栅极线。所述区域抹除栅极线用以提供抹除电压，并且通过第一N型晶体管耦接每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的抹除栅极。所述第一N型晶体管通过控制端接收所述选择信号，以决定是否提供所述抹除电压至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的所述抹除栅极。在本专利技术的一实施例中，上述的多个存储单元区块各别还包括区域控制源极线。所述区域控制源极线用以提供源极信号，并且通过第二N型晶体管耦接每一所述多个存储单元的共用源极。所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述源极信号提供至每一所述多个存储单元的所述共用源极。在本专利技术的一实施例中，上述的多个存储单元区块各别还包括区域控制栅极线。所述区域控制栅极线用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极。所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。在本专利技术的一实施例中，上述的多个存储单元区块各别的该区域控制源极线还耦接每一所述多个存储单元的一控制栅极，以将提供的该源极信号作为一栅极信号，并且所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。在本专利技术的一实施例中，上述的多个存储单元区块各别还包括全域控制源极线。所述全域控制源极线用以提供源极信号，并且耦接每一所述多个存储单元区块的所述多个存储单元的共用源极。在本专利技术的一实施例中，上述的多个存储单元区块各别的所述第一字元线以及所述第二字元线分别通过第四N型晶体管以及第五N型晶体管耦接每一所述多个存储单元区块的所述第一存储单元以及所述第二存储单元。所述第一字元线以及所述第二字元线分别用以提供适当电压于读取操作、写入操作或抹除操作。所述第四N型晶体管以及所述第五N型晶体管分别通过控制端接收所述选择信号，以决定是否将适当电压提供至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元。在本专利技术的一实施例中，上述的第一字元信号以及第二字元信号为相同信号。在本专利技术的一实施例中，上述的第一字元信号以及第二字元信号为不同信号。在本专利技术的一实施例中，当上述多个存储单元区块的其中之一被选择操作在所述写入操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于控制栅极电压加上所述N型晶体管的临界电压。在本专利技术的一实施例中，当上述多个存储单元区块的其中之一被选择操作在所述抹除操作时，所述多个存储单元区块的其中之一接收的所述选择信号的电压高于或等于抹除电压加上所述N型晶体管的临界电压。基于上述，本专利技术的非易失性存储器装置包括多个存储单元区块。本专利技术的非易失性存储器装置可通过多个N型晶体管来独立控制每一个存储单元区块的操作模式。也就是说，本专利技术的非易失性存储器装置可区域性的执行数据读取操作、数据写入操作或数据抹除操作。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A为依照本专利技术之第一实施例所示出的一种非易失性存储器装置的电路图。图1B为依照本专利技术之第一实施例所示出的另一种非易失性存储器装置的电路图。图2为依照本专利技术之第二实施例所示出的一种非易失性存储器装置的电路图。图3A为依照本专利技术之第一实施例以及第二实施例所示出的一种存储单元的结构示意图。图3B为依照本专利技术之第一实施例以及第二实施例所示出的另一种存储单元的结构示意图。图4为依照本专利技术之第三实施例所示出的一种非易失性存储器装置的电路图。图5A为依照本专利技术之第三实施例所示出的一种存储单元的结构示意图。图5B为依照本专利技术之第三实施例所示出的另一种存储单元的结构示意图。图6A为依照本专利技术之第四实施例所示出的一种非易失性存储器装置的电路图。图6B为依照本专利技术之第四实施例所示出的另一种非易失性存储器装置的电路图。图7为依照本专利技术之第五实施例所示出的一种非易失性存储器装置的电路图。图8A为依照本专利技术之第四实施例以及第五实施例所示出的一种存储单元的结构示意图。图8B为依照本专利技术之第四实施例以及第五实施例所示出的另一种存储单元的结构示意图。附图标记说明100、200、400、600、700：非易失性存储器装置110、210、410、610、710：存储单元区块111、211、411、611、711：存储单元121、122、123、221、223、421、422、622、623、624、625、723、724、725：N型晶体管300、300’、500、500’、800、800’：基底320、320’、520、520’、820、820’：堆叠结构322、322’、522、522’、822、822’：闸介电层324、324’、524、524本文档来自技高网...

【技术保护点】
1.一种非易失性存储器装置，包括：多个存储单元区块，配置为存储单元阵列，其中所述存储单元区块各别包括：多个存储单元，各别包括第一存储单元以及第二存储单元；第一字元线，耦接每一所述多个存储单元的所述第一存储单元，并且提供第一字元信号；以及第二字元线，耦接每一所述多个存储单元的所述第二存储单元，并且提供第二字元信号，其中所述存储单元阵列中的每一行设置选择信号线，并且所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块，其中所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。

【技术特征摘要】
1.一种非易失性存储器装置，包括：多个存储单元区块，配置为存储单元阵列，其中所述存储单元区块各别包括：多个存储单元，各别包括第一存储单元以及第二存储单元；第一字元线，耦接每一所述多个存储单元的所述第一存储单元，并且提供第一字元信号；以及第二字元线，耦接每一所述多个存储单元的所述第二存储单元，并且提供第二字元信号，其中所述存储单元阵列中的每一行设置选择信号线，并且所述选择信号线通过多个N型晶体管耦接每一行当中的所述多个存储单元区块，其中所述多个存储单元区块依据每一行的所述选择信号线提供的选择信号来各别决定是否执行读取操作、写入操作或抹除操作。2.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：区域抹除栅极线，用以提供抹除电压，并且通过第一N型晶体管耦接每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的抹除栅极，其中所述第一N型晶体管通过控制端接收所述选择信号，以决定是否提供所述抹除电压至每一所述多个存储单元的所述第一存储单元以及所述第二存储单元各别的所述抹除栅极。3.根据权利要求2所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：区域控制源极线，用以提供源极信号，并且通过第二N型晶体管耦接每一所述多个存储单元的共用源极，其中所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述源极信号提供至每一所述多个存储单元的所述共用源极。4.根据权利要求3所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。5.根据权利要求3所述的非易失性存储器装置，其中所述多个存储单元区块各别的所述区域控制源极线还耦接每一所述多个存储单元的控制栅极，以将提供的所述源极信号作为栅极信号，并且所述第二N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。6.根据权利要求2所述的非易失性存储器装置，还包括：全域控制源极线，用以提供源极信号，并且耦接每一所述多个存储单元区块的所述多个存储单元的共用源极。7.根据权利要求6所述的非易失性存储器装置，其中所述多个存储单元区块各别还包括：区域控制栅极线，用以提供栅极信号，并且通过第三N型晶体管耦接每一所述多个存储单元的控制栅极，其中所述第三N型晶体管通过控制端接收所述选择信号，以决定是否将所述栅极信号提供至每一所述多个存储单元的所述控制栅极。8.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元区块各别的所述第...

【专利技术属性】
技术研发人员：黄义欣，许志强，
申请(专利权)人：物联记忆体科技股份有限公司，
类型：发明
国别省市：中国台湾,71