半导体器件制造方法技术

本发明专利技术提供了一种具有梯形源漏区域的晶体管制造方法。在本发明专利技术的方法中，采用第一间隙壁和第二间隙壁形成了复合间隙壁，其中，第二间隙壁的厚度大于第一间隙壁的厚度，通过腐蚀第二间隙壁正下方的部分或全部第一间隙壁材料层，暴露出符合间隙壁下方的衬底表面，然后以各向异性湿法腐蚀工艺腐蚀衬底，形成了梯形源漏区域沟槽，继而通过外延工艺形成梯形源漏区域。本发明专利技术的梯形源漏区域具有足够大的体积以向沟道提供应力同时也不会存在源漏穿通的风险。

【技术实现步骤摘要】

本专利技术涉及领域，特别地，涉及一种具有梯形源漏区域的晶体管器件的制造方法。
技术介绍
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。目前，应变硅技术成为一种通过抑制短沟道效应、提升载流子迁移率来提高MOSFET器件性能的基本技术。对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。具体地，STI (浅沟槽隔离)、SPT(应力接近技术)、源漏硅锗/硅碳嵌入、金属栅应力、刻蚀停止层(CESL)等应力技术被提出。不同形状的源漏区域凹槽可以对沟道提供不同的应力，同时，不同形状的源漏区域凹槽也会影响到器件的电学稳定性。面积更大的源漏区域凹槽能够容纳更多的源漏区域材料，以便于对沟道提供更大应力，但是，若过大的源漏区域凹槽导致沟道两侧的源漏区距离比较近时，则会增加源漏串通的风险，从而影响器件的性能。因此，需要提供一种新的晶体管制造方法，能够在提供足够应力的同时不至于存在穿通的风险，从而更好地确保本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，用于制造具有梯形源漏区域的晶体管，其特征在于包括如下步骤：提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；形成栅极绝缘层、栅极，定义栅极图形；全面性地沉积第一间隙壁材料层，其覆盖在所述栅极的顶部、所述栅极和所述栅极绝缘层的侧壁、所述半导体衬底上；全面性地沉积第二间隙壁材料层，其覆盖在第一间隙壁材料层上；自对准地刻蚀所述第二间隙壁材料层，仅保留位于所述栅极和所述栅极绝缘层侧面的部分第二间隙壁材料层，从而形成第二间隙壁；去除暴露出的所述第一间隙壁材料层，包括去除位于所述第二间隙壁正下方的第一间隙壁材料层的部分或全部，形成第一间隙壁，从而使得所述第二间隙壁正下...

【技术特征摘要】
1.一种半导体器件制造方法，用于制造具有梯形源漏区域的晶体管，其特征在于包括如下步骤: 提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入； 形成栅极绝缘层、栅极，定义栅极图形； 全面性地沉积第一间隙壁材料层，其覆盖在所述栅极的顶部、所述栅极和所述栅极绝缘层的侧壁、所述半导体衬底上； 全面性地沉积第二间隙壁材料层，其覆盖在第一间隙壁材料层上； 自对准地刻蚀所述第二间隙壁材料层，仅保留位于所述栅极和所述栅极绝缘层侧面的部分第二间隙壁材料层，从而形成第二间隙壁； 去除暴露出的所述第一间隙壁材料层，包括去除位于所述第二间隙壁正下方的第一间隙壁材料层的部分或全部，形成第一间隙壁，从而使得所述第二间隙壁正下方的所述半导体衬底的表面部分或全部暴露出； 所述第一间隙壁具有第一厚度，所述第二间隙壁具有第二厚度，第二厚度大于第一厚度； 通过各向异性湿法腐蚀，腐蚀暴露出的所述半导体衬底，从而形成梯形形状的源漏区域凹槽； 在所述源漏区域凹槽中外延形成梯形源漏区域，其向晶体管沟道区域提供应力。2.根据权利要求1所述的方法，其特征...

【专利技术属性】
技术研发人员：秦长亮，殷华湘，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：