存储器装置中的动态存储器高速缓存大小调整制造方法及图纸

本发明专利技术揭示用于动态存储器高速缓存大小调整、启用动态存储器高速缓存大小调整的方法、存储器装置及存储器系统。用于动态存储器高速缓存大小调整的一种此方法确定存储器阵列中的可用存储器空间，且响应于所述可用存储器空间而调整所述存储器阵列中的存储器高速缓存的大小。

【技术实现步骤摘要】
【国外来华专利技术】存储器装置中的动态存储器高速缓存大小调整
本实施例大体上涉及存储器，且特定实施例涉及MLC存储器中的动态SLC高速缓存。
技术介绍
快闪存储器装置已发展成用于广泛的电子应用的非易失性存储器的普遍来源。快 闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单 元。快闪存储器的常见使用包含个人计算机、快闪驱动器、数码相机及蜂窝式电话。例如基 本输入/输出系统(BIOS)的程序代码及系统数据通常存储在用于个人计算机系统中的快 闪存储器装置中。典型的快闪存储器装置为其中通常将存储器单元的阵列组织为可基于逐块擦除 (且基于逐页再编程)的存储器块的一类型存储器。通过擦除电荷存储结构(例如，浮动 栅极或电荷陷阱)或对电荷存储结构(例如，浮动栅极或电荷陷阱)进行编程或其它物理 现象(例如，相变或极化)改变存储器单元中的每一者的阈值电压来确定编程到每一单元 中的数据值。通过所述电荷存储结构中的电荷的存在或不存在来确定此类型的单元中的数 据。编程操作通常包括一系列施加到经编程的存储器单元的控制栅极的递增增加的 编程脉冲以增加所述特定存储器单元的阈值电压。每一存储器单元可编程为单层级单元 (SLC)存储器或多层级单元(MLC)存储器，其中单元的阈值电压(Vt)指示编程到所述单元 中的数据值。例如，在SLC存储器中，2.5V的Vt可指示经编程单元，而-0.5V的Vt可指示 经擦除单元。MLC存储器使用各自指示不同状态的多个Vt范围。多层级单元可通过指派位 模式给特定Vt范围来利用传统快闪单元的模拟本质。此技术允许取决于指派给所述单元 的Vt范围的数量来存储表示每一单元的两个或两个以上位的数据值。在对存储器单元的块的编程期间，通常使用存储器单元的固定高速缓存来暂时存 储待编程到所述存储器单元的块中的数据。例如，在MLC存储器装置中，可使用固定大小 SLC高速缓存来存储用于编程到存储器单元的MLC块中的数据。此可改善存储器可靠性。在 高速缓存变得接近满之前还改善存储器性能，此时必须将所述高速缓存的部分移动到MLC 块以在所述高速缓存中产生更多空间，且所述高速缓存的性能优点将被减弱。性能改善是 依据高速缓存的大小但具有减小用户容量的缺陷，这是因为存储器的固定部分被用作SLC 高速缓存且不能用来以与MLC相同的效率存储用户数据。出于上文陈述的原因且出于所属领域的技术人员在阅读并理解本说明书后将明 白的其它原因，在此项技术中需要用于在编程期间暂时存储数据的更有效方式。
技术实现思路
【附图说明】图1展示并入存储器高速缓存的存储器装置中的存储器阵列的一个实施例的框 图。图2为展示根据图1的框图的存储器阵列的一部分的一个实施例的示意图。图3展示用于动态高速缓存大小调整的方法的一个实施例的流程图。图4展示用于确定何时调整高速缓存大小的一个函数的一个实施例的曲线图。图5展示用于确定何时调整高速缓存大小的函数的另一实施例的曲线图。图6展示存储器系统的一个实施例的框图。【具体实施方式】在下列详细描述中，参考形成详细描述的一部分且其中通过说明展示特定实施例 的附图。在图式中，贯穿若干视图，相同的数字描述大致上类似的组件。可利用其它实施例， 且在不脱离本方面的范围的情况下可做出结构、逻辑及电改变。因此，下列详细描述不应以 限制性意义来理解。图1说明并入动态存储器高速缓存102的存储器装置的存储器阵列104的一个实 施例的框图。存储器阵列104经分区且包含:第一分区；下文称为主MLC存储器，其中所述 分区中的单元被以MLC模式编程；及第二分区102，下文称为动态SLC存储器高速缓存，其 中所述分区中的单元为被SLC模式编程。在一个实施例中，分配给存储器阵列100中的主 存储器的块用作MLC，且分配给动态存储器高速缓存102的块用作SLC。在动态存储器高速 缓存中，块的分配动态地改变且不固定，块可保持为MLC或SLC或在用作MLC或用作SLC之 间切换。在不损失一般性的情况下，用于高速缓存102的块被称为SLC高速缓存块，且用于 存储用户数据的块被称为MLC主存储器块。典型的现有技术存储器高速缓存的大小是固定的，且总是被启用以使得存储器阵 列的一部分总是专用于暂时数据高速缓存，从而减小可用于存储用户数据的存储器量。取 决于可用的自由空间，动态地调整图1的动态数据高速缓存102的大小，且未必总是被启 用。因此，可调整动态存储器高速缓存102使得其不占用比完成高速缓存功能所必需的存 储器更多的存储器，其中所述高速缓存大小经动态调整。本专利技术的另一特征为:将存储器分 区为MLC及SLC可按阵列或块层级。本专利技术的又另一特征为:分区中的阵列或块不需要连 续。在一些系统中，总是首先将数据写入到高速缓存。在其它系统中，仅将一些类型的数据 (例如，小于一页大小的数据)写入到高速缓存。在具有固定或动态存储器高速缓存的系统 中，一些事件将触发将有效数据从高速缓存移动到主存储器块(在一些系统中，可移动高 速缓存中的有效及无效数据两者)。此类事件包含高速缓存中自由块的数目下降到阈值以 下。当将高速缓存中的块移动到主存储器时，擦除所述块且回收所述块。类似地，可通过将 新的数据移动到主存储器中的另一块且接着擦除旧的块来回收含有旧及新数据的主存储 器中的块。动态SLC存储器高速缓存102使用存储器阵列104的可变数目的存储器块来暂时 存储待编程到主存储器阵列100中的数据。例如，动态SLC存储器高速缓存102可存储全 部数据页(下页及上页)，直到数据的上页被成功地编程在主MLC存储器100中。如果在上 页编程期间发生电力故障，那么此可减小对主MLC存储器阵列100的先前编程的下页的破 坏。在一个实施例中，将数据存储在SLC中的动态存储器高速缓存102块中，且当编程MLC块中的一页所需要的全部页可用时(在动态存储器高速缓存102中)，则将所述数据移动 到主存储器阵列100中的块，使得高速缓存102可存储所需的全部数据页，直到MLC主存储 器阵列100的一页被编程为止。例如，SLC动态存储器高速缓存102可存储下页数据，直到 MLC主存储器阵列100的上页被成功编程为止。如果在上页编程期间发生电力故障，那么此 可减小对MLC主存储器阵列100的先前编程的下页的破坏。图2说明NAND架构存储器阵列201的一部分的一个实施例的示意图，如图1中说 明，其包括非易失性存储器单元的串联串。本实施例的存储器阵列不限于所说明的NAND架 构。替代实施例还可使用NOR或其它架构。存储器阵列201包括布置在若干列(例如串联串204、205)中的非易失性存储器 单元(例如，浮动栅极)的阵列。在每一串联串204、205中所述单元中的每一者的漏极耦 合到源极。横跨多个串联串204、205的存取线(例如，字线)WL0到WL31耦合到一行中的 每一存储器单元的控制栅极以偏置所述行中的所述存储器单元的控制栅极。例如偶数/奇 数位线BL_E、BL_0的数据线耦合到所述串联串且最终耦合到通过感测所选择的位线的电 流或电压而检测每一单元的状态的感测电路。存储器单元的每一串联串204、205通过源极选择栅极216、217 (例如，晶体管)耦 合到源极线206，且通过漏极选择栅极2本文档来自技高网...

【技术保护点】
一种用于动态存储器高速缓存大小调整的方法，所述方法包括：确定存储器阵列中的可用存储器空间；及响应于所述可用存储器空间而调整所述存储器阵列中的存储器高速缓存的大小。

【技术特征摘要】
【国外来华专利技术】2011.05.31 US 13/118,7211.一种用于动态存储器高速缓存大小调整的方法，所述方法包括:确定存储器阵列中的可用存储器空间；及响应于所述可用存储器空间而调整所述存储器阵列中的存储器高速缓存的大小。2.根据权利要求1所述的方法，且其进一步包含:确定是否支持包含所述存储器阵列的存储器装置的文件系统；及如果支持特定文件系统，那么启用动态存储器高速缓存大小调整。3.根据权利要求1所述的方法，其中所述可用存储器空间为不作为使用目标的经擦除存储器或存储非有效数据的未擦除存储器中的一者。4.根据权利要求1所述的方法，其中所述存储器高速缓存的所述大小为所述可用存储器空间的百分比。5.根据权利要求4所述的方法，且其进一步包含动态调整所述百分比。6.根据权利要求4所述的方法，其中所述可用存储器空间的所述百分比为所述可用存储器空间的可变百分比。7.根据权利要求1所述的方法，其中调整大小包括分配所述存储器阵列的第一数目的块以用作所述存储器高速缓存，且分配所述存储器阵列的第二数目的块以用作主存储器。8.根据权利要求7所述的方法，其中分配第一数目的块包含:分配先前分配用作所述主存储器的部分的块来用作所述存储器高速缓存的部分。9.根据权利要求7所述的方法，其中将分配用作所述主存储器的部分的块中的存储器单元编程为MLC单元，且其中将分配用作所述存储器高速缓存的部分的`块中的存储器单元编程为SLC单兀。10.根据权利要求7所述的方法，其中分配先前分配用作所述主存储器的部分的块用作所述存储器高速缓存的部分包括:在将所述块的存储器单元编程为MLC单元与将所述块的所述存储器单...

【专利技术属性】
技术研发人员：西亚麦克·内马齐，法尔希德·大不里士，贝尔哈努·伊曼，鲁吉尔·沙阿，威廉·E·本森，迈克尔·乔治，
申请(专利权)人：美光科技公司，
类型：
国别省市：