低功耗组相联高速缓存的预访问方法技术

本发明专利技术提供了一种低功耗组相联高速缓存的预访问方法，包括以下步骤：步骤一，在一个四路组相联高速缓存中，在开始进行标签访问之前，选中这个缓冲器，并将所访问的高速缓存标签和缓冲器中的标签进行比对匹配，若匹配结果正确，则说明所需要的数据在匹配标签对应的路中，那么采用路预测访问方式；步骤二，若所访问的高速缓存标签和缓冲器中的标签进行比对匹配的匹配结果不正确，那么采用分段访问方式。本发明专利技术预测失效产生的功耗损失也降到最低，对高速缓存的整体性能提高更有效。

【技术实现步骤摘要】

本专利技术涉及一种预访问方法，具体地，涉及一种低功耗组相联高速缓存的预访问 方法。
技术介绍
高速缓存（Cache)作为微处理器的重要组成部分，在芯片面积和功耗上都占比过 高。因为在传统的组相联Cache访问过程中，当前被访问的Cache组中的所有Cache块的 标签阵列和数据阵列同时被访问，如图I(A)所示。然后再根据标签比较的结果从所有读出 的数据阵列中选择命中的数据子阵列。不管命中还是失效，所有路都是活动的而且对Cache 的访问可以在一个周期内完成。 为了避免激活不必要的数据路，Hasegawa等人提出了 一种分段访问组相联 Cache (Phased Set-Associative Cache，简称 PSA Cache)。访问过程如图 I(B)所不。其思 想是：Cache中的标签阵列和数据阵列分别在两个不同的流水线中被访问；整个访问过程 需要两个周期：第一周期，被访问组中的标签位并行检测，这一段没有数据访问发生；第二 周期，获得路命中信息，如图中的Wayl，则该路执行数据访问，减少了剩下路的数据访问能 耗。显然，PSA Cache的低能耗是以访问时间的增加为代价的，虽然分段访问需要经过两个 周期才能获得所需数据，但是现代处理器中使用的流水线重叠技术可以一定程度上隐藏所 增加的访问时间。 在分段访问Cache的基础上，Koji Inoue等人提出了基于组相联Cache的路预 测算法，结构如图 2(A)和图 2(B)所不。路预测 Cache (Way-Predicting Set-Associative Cache，简称WPSA Cache)使用了一个MRU(Most Recently Used)算法，根据程序访问的局部 性原理，MRU记录每一个Cache组的路命中信息，作为对该组再次被访问时的路预测信息， 并刷新MRU表。 每次Cache在进行正常的访问之前根据路预测信息，推断的选择一路，如图中A所 示先访问预测的路。如果预测正确，称为预测命中（Predict Hit)，Cache访问将成功实现， 此时路预测Cache仅仅消耗预测路的活动能量而且整个访问过程可以在一个周期内完成； 如果预测失效（Predict Miss)，则进行如图中B所示并行访问剩下的路，这时需要两个连 续的周期，增加了 Cache访问时间；因为所有剩下的路的访问将跟传统组相联Cache的规则 一样，这时预测路Cache将不能减少能量消耗。传统路预测访问策略的缺点就是对性能的 影响很大程度上取决于路预测命中率的大小，因为在预测失效的情况下不仅增加了访问时 间而且访问能耗与传统组相联Cache相比也没有减少。而且传统的路预测访问在局部性不 好的程序中会起到增加性能开销的反作用。
技术实现思路
针对现有技术中的缺陷，本专利技术的目的是提供一种低功耗组相联高速缓存的预访 问（Pre-Access Set-Associative Cache，简称PASA Cache)方法，其预测失效产生的功耗 损失也降到最低，对尚速缓存的整体性能提尚更有效。 根据本专利技术的一个方面，提供一种，其特征 在于，所述预访问方法通过在高速缓存中增加一个缓冲器，用来存储最近高速缓存命中后 被访问的标签和路信息，所述预访问方法包括以下步骤： 步骤一，在一个四路组相联高速缓存中，在开始进行标签访问之前，选中这个缓冲 器，并将所访问的高速缓存标签和缓冲器中的标签进行比对匹配，若匹配结果正确，则说明 所需要的数据在匹配标签对应的路中，那么采用路预测访问方式； 步骤二，若所访问的高速缓存标签和缓冲器中的标签进行比对匹配的匹配结果不 正确，那么采用分段访问方式。 优选地，所述步骤一的比对匹配是通过匹配器完成的。 优选地，所述路预测访问方式结束后或分段访问方式结束后需要把这次访问的标 签和路信息储存到缓冲器中并按照MRU置换算法剔除最长时间未使用的标签和路信息。 优选地，所述步骤一的匹配结果正确是指所访问的高速缓存标签和缓冲器中存储 的某个标签匹配。 优选地，所述步骤二的匹配结果不正确是指所访问的高速缓存标签和缓冲器中存 储的所有标签都没有匹配。 与现有技术相比，本专利技术具有如下的有益效果：本专利技术通过使用一个Buffer来降 低这种失效开销，因为在进行整个Cache访问之前预先通过对两类标签的匹配比较，只有 在有匹配后才进行路预测访问，将对预测命中率的依赖降到最低，预测失效产生的功耗损 失也降到最低。而且如果标签不匹配，通过进行分段访问，它消耗的能量要比路预测在预测 失效情况下消耗的能量低，因为分段访问在第二个周期仅仅需要访问一路数据阵列，而路 预测访问在第二个周期则要访问除预测路以外剩下的所有路的数据阵列。所以，通过预测 性的选择一种方式去进行访问将比单独的采用分阶段访问或路预测访问对Cache的整体 性能提尚更有效。【附图说明】 通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、 目的和优点将会变得更明显： 图I (A)为传统四路组相联尚速缓存（Cache)的结构不意图。 图I(B)为传统分段访问四路组相联高速缓存（Cache)的示意图。 图2(A)为预测命中的示意图。 图2(B)为预测失败的示意图。 图3为本专利技术的流程图。 图4为预访问Cache的路预测访问的示意图。 图5为预访问Cache的分段访问的示意图。【具体实施方式】 下面结合具体实施例对本专利技术进行详细说明。以下实施例将有助于本领域的技术 人员进一步理解本专利技术，但不以任何形式限制本专利技术。应当指出的是，对本领域的普通技术 人员来说，在不脱离本专利技术构思的前提下，还可以做出当前第1页1 2 本文档来自技高网...

【技术保护点】
一种低功耗组相联高速缓存的预访问方法，其特征在于，所述预访问方法通过在高速缓存中增加一个缓冲器，用来存储最近高速缓存命中后被访问的标签和路信息，所述预访问方法包括以下步骤：步骤一，在一个四路组相联高速缓存中，在开始进行标签访问之前，选中这个缓冲器，并将所访问的高速缓存标签和缓冲器中的标签进行比对匹配，若匹配结果正确，则说明所需要的数据在匹配标签对应的路中，那么采用路预测访问方式；步骤二，若所访问的高速缓存标签和缓冲器中的标签进行比对匹配的匹配结果不正确，那么采用分段访问方式。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡瑞，
申请(专利权)人：中国电子科技集团公司第三十二研究所，
类型：发明
国别省市：上海;31