用于块体FinFET技术的漏极延伸MOS器件制造技术

本发明专利技术涉及用于块体FinFET技术的漏极延伸MOS器件。一些方面涉及一种包括被布置在半导体衬底之上且在源极区和漏极区之间侧向延伸的半导体鳍的FinFET。浅沟槽隔离（STI）区侧向包围半导体鳍的下部，并且半导体鳍的上部保留在STI区之上。栅极电极横越在半导体鳍之上以在导电栅极电极之下的半导体鳍中定义沟道区。穿通阻断区能够在半导体鳍的下部中在源极区和沟道区之间延伸。漏极延伸区能够在半导体鳍的下部中在漏极区和沟道区之间延伸。还公开了其他器件和方法。

【技术实现步骤摘要】
用于块体FinFET技术的漏极延伸MOS器件
技术介绍
传统的平面互补金属氧化物半导体（CMOS）晶体管具有四个部分：源极、漏极、布置在源极和漏极之间的沟道、和布置在沟道之上以控制沟道的栅极。在平面CMOS晶体管中，通过向平面半导体衬底中注入离子而形成源极、漏极、和沟道，并且然后在半导体衬底的表面之上形成栅极，以便覆盖沟道。工程师在连续的几代技术中不断设法缩小此类晶体管的尺寸以将更多晶体管“封装”到给定的单元区域内，这为消费者提供了表现出改进的功能性的器件。在这种缩小CMOS晶体管的尺寸的持续的努力中最近的进步之一是出现了鳍式（fin）场效应晶体管（FinFET）。与其中源极、漏极、和沟道形成在平面衬底中的平面CMOS晶体管不同；在FinFET中，源极、漏极和沟道区形成在从半导体衬底向上延伸的半导体材料的薄片中（即，“鳍”）。于是，在鳍中在沟道区之上形成了栅极。在操作期间，栅极被打开以使沟道进入允许电子或空穴容易从源极进入漏极的高度导电状态。反过来，当栅极关闭时，认为在沟道区中的这种导电路径消失。尽管这种基本功能性被良好建立，但是不幸的是，对于高电压和输入/输出电路操作难以高效地制造可靠地经受大电压的FinFET。因此本公开提供了针对高电压FinFET的改进技术。附图说明图1示出了根据本公开的一个方面的FinFET的透视图。图2A示出了图1的FinFET的顶视图。图2B示出了在纵向方向上图2A的FinFET的横截面视图。图2C示出了沿第一横切所取的图2A的FinFET的横截面视图。图2D示出了沿第二横切所取的图2A的FinFET的横截面视图。图3A-3B示出了在只使用第一穿通阻断区（punch-throughblockingregion）的情况下的FinFET的顶视图和侧视图。图4示出了在沟道区和漏极之间在穿通阻断区之下存在隔离区的FinFET的横截面视图。图5示出了在鳍的本征硅区和漏极区之间存在间隙的FinFET的横截面视图。图6示出了使用虚拟栅极（dummygate）的FinFET的横截面视图。图7A和图7B分别示出了具有横断FinFET的纵向鳍以建立体接触（bodycontact）的侧向（lateral）鳍的FinFET的顶视图和横截面视图。图8-17示出了共同描述根据本公开的一个方面的制造方法的一系列横截面视图。具体实施方式本公开将参考附图进行描述，其中相同附图标记由始至终用于指代相同元件，并且其中图示的结构和器件不必按尺度绘制。此外，在一定程度上一些图示的方面可以参考鳍式场效应晶体管（FinFET）进行描述，应意识到术语FinFET包括但不限于：三栅极晶体管、omega晶体管、多栅极晶体管（MUGFET）等，所有这些晶体管都被预期为落在本公开的范围之内。然而，传统技术与如何高效地制造可靠地经受大电压的FinFET作斗争，本公开涉及针对漏极延伸高电压FinFET的改进技术。特别地，本公开的一些方面在高电压FinFET的栅极电极和漏极区之间在半导体鳍的下部中形成漏极延伸区。为了这种高电压（例如，漏极延伸）FinFET的流水线制造并且为了保证其与低电压FinFET良好集成，能够通过使用用于同时形成低电压FinFET的穿通注入来形成漏极延伸区。因而这种穿通注入形成了用于低电压FinFET的穿通阻断区。因此，本公开重用现有的注入（例如，穿通注入）用于改善制造效率的新配置。图1示出了根据一些方面的FinFET100。FinFET100包括从半导体衬底104向上延伸的半导体鳍102。鳍102在源极区106和漏极区108之间侧向延伸。浅沟槽隔离（STI）区110侧向包围半导体鳍102。导电栅极电极112横越在半导体鳍102之上以在导电栅极电极112之下在半导体鳍中定义沟道区114。栅极电介质116分离导电栅极电极112与沟道区114。穿通阻断区118被布置在源极区106和沟道区114之间在半导体鳍102中。漏极延伸区120被布置在沟道区114和漏极区108之间在半导体鳍102中。如下文更加详细意识到的，穿通阻断区118有助于限制穿通且对应地限制漏电流，而漏极延伸区120有助于消耗其块体（bulk）上的大电压并且对应地保护FinFET免受高电压脉冲。公开的FinFET技术以这种方式提供了有限的功率消耗（例如，归因于穿通阻断区118）和可靠的高电压操作（例如，归因于漏极延伸区）之间的良好平衡。在操作期间，在导电栅极电极112和源极106之间施加电压偏置（所谓的VGS偏置）。当VGS大于FinFET100的阈值电压（VT）时，沟道区114处于在源极和漏极之间存在电压（VDS）的情况下允许电子或空穴容易从源极106移动到漏极108的高度导电状态。反过来，当VGS小于VT时，沟道区114处于高阻抗状态，因此几乎没有或没有载流子在源极106和漏极108之间流动。值得注意的是，即使当沟道区114处于高阻抗状态时，但是对于穿通阻断区118，过量的载流子可能从源极106“泄漏”到漏极108-尤其在沟道区114之下在鳍102中更深处，其中栅极电极112更无法控制所施加的电位。因为穿通阻断区118具有与源极106的导电类型相反的导电类型，所以穿通阻断区118充当对于来自源极106的载流子的能量壁垒并且防止电流泄漏到更深入鳍102或衬底104，从而有助于限制穿通。此外，因为漏极延伸区120具有与漏极108相同的导电类型并且电耦合到漏极108，所以漏极延伸区120表示针对沟道110中的载流子的较低能量壁垒，并且充当漏极延伸区，其充当消耗源极106和漏极108之间的大电压的电阻器，以使得FinFET100能够安全经受较高电压。在一个示例中，其上形成有FinFET的集成电路包括如图1所示的一个或多个高电压FinFET，以及一个或多个低电压FinFET。这些低电压FinFET在源极和漏极之间在下鳍区中包括穿通阻断区（例如，类似于如图1所示的穿通阻断区），但是不包括漏极延伸区。为了节省掩模（mask）步骤以及注入步骤，具有第一导电类型的高电压FinFET的漏极延伸区与具有第二导电类型的低电压FinFET的穿通阻断区被同时注入。例如，当单个掩模保持在合适的位置时，用于n型漏极延伸FinFET的n型漏极延伸区与用于p型低电压FinFET的n型穿通阻断区能够被同时注入。这种配置从而能够提供有利的漏极延伸FinFET并且同时以高效的方式这样做。一起参考的图2A和图2B-2D分别示出了FinFET200的顶视图和横截面视图。FinFET200包括从半导体衬底206的上表面204向上延伸的半导体鳍202。由电介质材料（例如，二氧化硅）制成的浅沟槽隔离（STI）区208具有将半导体鳍202分为下部202a和上部202b的上表面210。STI区208侧向包围下鳍部202a，而上鳍部202b保留在STI区208的上表面210之上。源极区212和漏极区214被布置在上鳍部202b中或邻近上鳍部202b。源极区212和漏极区214以第一掺杂浓度（例如，从大约1e21cm-3到大约1e22cm-3范围）具有第一导电类型（例如，n型）。尽管源极和漏极的长度LS、LD示为是相等的，但是它们也可以不同。对于源极和漏极的宽度Ws、WD也是如此。导电栅极电极21本文档来自技高网...

【技术保护点】
一种被布置在半导体衬底上的半导体器件，包括：浅沟槽隔离（STI）区，被布置在半导体衬底之上；半导体鳍，被布置在STI区内，所述半导体鳍在源极区和漏极区之间延伸并且包括由STI区的表面所定义的第一部分和第二部分；栅极电极，横越在半导体鳍之上以在栅极电极之下在半导体鳍中定义沟道区；第一穿通阻断区，被布置在源极区之下且在半导体鳍的第二部分中在沟道区之下延伸；以及漏极延伸区，被布置在半导体鳍的第二部分中在栅极电极和漏极区之间。

【技术特征摘要】
2012.07.03 US 13/540,7621.一种被布置在半导体衬底上的半导体器件，包括：浅沟槽隔离（STI）区，被布置在半导体衬底之上；半导体鳍，被布置在STI区内，所述半导体鳍在源极区和漏极区之间延伸并且包括由STI区的表面所定义的第一部分和第二部分；栅极电极，横越在半导体鳍之上以在栅极电极之下在半导体鳍中定义沟道区；第一穿通阻断区，被布置在源极区之下且在半导体鳍的第二部分中在沟道区之下延伸；以及漏极延伸区，被布置在半导体鳍的第二部分中在栅极电极和漏极区之间；其中所述第二部分和浅沟槽隔离区在与STI区的表面垂直的方向上具有相同的厚度。2.如权利要求1所述的器件，其中，所述第一穿通阻断区和漏极延伸区在栅极电极之下在结区处相接。3.如权利要求1所述的器件，进一步包括：本征或轻掺杂半导体区，被布置在源极和漏极区之间在半导体鳍的第一部分中。4.如权利要求3所述的器件，其中，所述本征或轻掺杂半导体区具有第一端和第二端，其中所述第一端终止于栅极电极之下且所述第二端连接到漏极区。5.如权利要求3所述的器件，其中，所述本征或轻掺杂半导体区具有第一端和第二端，其中所述第一端终止于栅极电极之下且所述第二端终止于漏极延伸区之上，以便与漏极区间隔开。6.如权利要求5所述的器件，其中，所述第二端和所述栅极电极之间的距离大于栅极电极之下的沟道区的长度。7.如权利要求3所述的器件，进一步包括：栅极氧化物，其分离所述栅极电极和所述本征或轻掺杂区。8.如权利要求3所述的器件，进一步包括：虚拟栅极，形成在漏极延伸区和本征或轻掺杂半导体区二者之上，所述虚拟栅极被布置在栅极电极和漏极区之间。9.如权利要求8所述的器件，进一步包括：虚拟栅极和栅极电极之间的隔离区，其中所述隔离区被布置为将所述本征或轻掺杂半导体区分为在栅极电极之下的第一部分和在虚拟栅极之下的第二部分。10.如权利要求1所述的器件，其中，使用第二穿通阻断注入来在半导体衬底上与低电压晶体管中的第二穿通阻断区同时形成所述器件的漏极延伸区。11.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区具有第一导电类型；且其中所述第一穿通阻断区具有与第一导电类型相反的第二导电类型。12.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区是n型的；且其中所述第一穿通阻断区是p型的。13.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区是p型的；且其中所述第一穿通阻断区是n型的。14.如权利要求13所述的器件，进一步包括：n型隔离区，其分离漏极延伸区与衬底。15.如权利要求1所述的器件，进一步包括：侧向鳍，横越所述半导体鳍且耦合到体接触。16.如权利要求15所述的器件，进一步包括在所述侧向鳍的至少部分之下的第二穿通阻断区。17...

【专利技术属性】
技术研发人员：M什里瓦斯塔瓦，H戈斯纳，
申请(专利权)人：英特尔移动通信有限责任公司，
类型：发明
国别省市：