一种沟槽肖特基MOS半导体装置制造方法及图纸

本发明专利技术提出一种沟槽肖特基MOS半导体装，将肖特基势垒结代替传统MOS器件的源区和体区，通过栅极偏压在漂移区形成高浓度的载流子区域，形成器件的沟道；同时本发明专利技术将电荷补偿结构引入到沟槽肖特基MOS结构中。

【技术实现步骤摘要】
一种沟槽肖特基MOS半导体装置
本专利技术主要涉及到一种沟槽肖特基MOS半导体装置。
技术介绍
具有沟槽结构和超结结构的半导体器件，已成为器件发展的重要趋势。对于功率半导体器件，不断降低导通电阻和不断提高电流密度的要求成为器件发展的重要趋势。传统沟槽MOS器件在沟槽内壁生长有栅氧，沟槽内填充有多晶硅，沟槽边侧半导体材料依次设置有源区、体区和漏区，器件开通状态下的导通电阻主要受到漂移层电阻和沟导电阻的影响。
技术实现思路
本专利技术提出一种沟槽肖特基MOS半导体装置。一种沟槽肖特基MOS半导体装置，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；多个沟槽，位于漂移层中，沟槽内壁有绝缘层，沟槽内填充有多晶半导体材料或金属作为栅电极；肖特基势垒结，位于沟槽之间的漂移层表面；沟道区，为漂移层中临靠沟槽侧壁和肖特基势垒结的第一传导类型的半导体材料。一种沟槽肖特基MOS半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层上通过外延生产形成第一传导类型的半导体材料漂移层；在表面形成绝缘层，在待形成沟槽区域表面去除绝缘层；进行刻蚀半导体材料，形成沟槽；在沟槽内依次形成绝缘层和多晶半导体材料，反刻蚀多晶半导体材料，淀积绝缘材料；去除部分绝缘层，淀积势垒金属，形成肖特基势垒结；进行电极金属淀积，反刻蚀金属。本专利技术的一种沟槽肖特基MOS半导体装置，将肖特基势垒结代替传统MOS器件的源区和体区，通过栅极偏压在漂移区形成高浓度的载流子区域，形成器件的沟道；同时本专利技术将电荷补偿结构引入到沟槽肖特基MOS结构中。附图说明图1为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图2为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图3为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图4为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图5为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图6为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图7为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图；图8为本专利技术一种沟槽肖特基MOS半导体装置剖面示意图。其中，1、衬底层；2、漂移层；3、肖特基势垒结；4、沟道区；5、氧化层；6、P型单晶半导体材料；7、栅极N型多晶半导体材料；8、一氧化硅；9、三氧化二铝；10、金属。具体实施方式实施例1图1示出了本专利技术一种沟槽肖特基MOS半导体装置剖面示意图，下面结合图1详细说明通过本专利技术的一种沟槽肖特基MOS半导体装置。一种沟槽肖特基MOS半导体装置包括：衬底层1，为N导电类型半导体硅材料，磷原子掺杂浓度为1E19cm-3；漂移层2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子掺杂浓度为1E16cm-3，厚度为38um；肖特基势垒结3，位于漂移层2表面；沟道区4，临靠沟槽和肖特基势垒结3；氧化层5，为硅材料的氧化物，位于沟槽内壁；栅极N多晶半导体材料7，位于沟槽内，为高浓度杂质掺杂的多晶半导体材料。本实施例的工艺制造流程如下：第一步，在衬底层1上通过外延生产形成漂移层2；第二步，在表面热氧化形成氧化层5，在待形成沟槽区域表面去除氧化层5；第三步，进行干法刻蚀，去除半导体材料，形成沟槽；第四步，进行热氧化，然后在沟槽内淀积形成栅极N多晶半导体材料7，然后淀积二氧化硅；第五步，光刻腐蚀，去除部分氧化层5，淀积势垒金属烧结形成肖特基势垒结3，如图1所示；第六步，淀积电极金属，光刻腐蚀工艺腐蚀去除部分电极金属，为器件引出肖特基阳极和器件的栅极，然后在此基础上，通过背面金属化工艺为器件引出漏极。图2实例为在图1器件制造的基础上，将沟槽底部的氧化层加厚，以实现更好的反向阻断特性。图3实例为在图1器件制造的基础上，通过刻蚀沟槽间的硅材料，降低肖特基势垒结表面高度。实施例2图4示出了本专利技术一种沟槽肖特基MOS半导体装置剖面示意图，下面结合图4详细说明通过本专利技术的一种沟槽肖特基MOS半导体装置。一种沟槽肖特基MOS半导体装置包括：衬底层1，为N导电类型半导体硅材料，磷原子掺杂浓度为1E19cm-3；漂移层2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子掺杂浓度为1E16cm-3，厚度为38um；肖特基势垒结3，位于漂移层2表面；沟道区4，临靠沟槽和肖特基势垒结3；氧化层5，为硅材料的氧化物，位于沟槽内壁；栅极N多晶半导体材料7，位于沟槽内，为高浓度杂质掺杂的多晶半导体材料。P型单晶半导体材料6，位于沟槽底，为P传导类型的半导体硅材料，硼原子掺杂浓度为1E16cm-3，厚度为33um。本实施例的工艺制造流程如下：第一步，在衬底层1上通过外延生产形成漂移层2；第二步，在表面热氧化形成氧化层5，在待形成沟槽区域表面去除氧化层5；第三步，进行干法刻蚀，去除半导体材料，形成沟槽；第四步，淀积P型单晶半导体材料6，反刻蚀P型单晶半导体材料6；第五步，进行热氧化，然后在沟槽内淀积形成栅极N多晶半导体材料7，然后淀积二氧化硅；第六步，光刻腐蚀，去除部分氧化层5，淀积势垒金属烧结形成肖特基势垒结3，如图4所示；第七步，淀积电极金属，光刻腐蚀工艺腐蚀去除部分电极金属，为器件引出肖特基阳极和器件的栅极，然后在此基础上，通过背面金属化工艺为器件引出漏极。图5实例为在图4器件制造的基础上，去除了沟槽底部的氧化层。图6实例为在图4器件制造的基础上，将一氧化硅材料设置在沟槽底部。图7实例为在图4器件制造的基础上，将三氧化二铝材料设置在沟槽底部。图8实例为在图4器件制造的基础上，将金属材料设置在沟槽底部。通过上述实例阐述了本专利技术，同时也可以采用其它实例实现本专利技术，本专利技术不局限于上述具体实例，因此本专利技术由所附权利要求范围限定。本文档来自技高网...

【技术保护点】
一种沟槽肖特基MOS半导体装置，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；多个沟槽，位于漂移层中，沟槽内壁有绝缘层，沟槽内填充有多晶半导体材料或金属作为栅电极；肖特基势垒结，位于沟槽之间的漂移层表面；沟道区，为漂移层中临靠沟槽侧壁和肖特基势垒结的第一传导类型的半导体材料。

【技术特征摘要】
1.一种沟槽肖特基MOS半导体装置，其特征在于：包括：衬底层，为半导体材料；漂移层，为第一传导类型的半导体材料，位于衬底层之上；多个沟槽，位于漂移层中，沟槽内下部内壁没有绝缘层，沟槽内上部内壁有绝缘层，沟槽内下部设置条状第二传导类型半导体材料，沟槽内上部填充有多晶半导体材料或金属作为栅电极，栅电极材料与第二传导类型的半导体材料相连，栅电极材料与第二传导类型半...

【专利技术属性】
技术研发人员：朱江，
申请(专利权)人：朱江，
类型：发明
国别省市：