SiC双槽UMOSFET器件及其制备方法技术

本发明专利技术涉及一种SiC双槽UMOSFET器件的制备方法，其特征在于，包括：选取SiC衬底；在所述SiC衬底连续表面生长漂移层、外延层及源区层；对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；对所述栅槽进行离子注入形成栅介质保护区；对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；对所述源槽进行离子注入形成源槽拐角保护区；在所述栅槽内生长栅介质层及栅极层以形成栅极；钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。本发明专利技术通过在源极和漂移层及外延层的界面形成肖特基接触，在保证不引起体二极管的“通电劣化”问题的同时，减少了额外的肖特基二极管，提高了器件的可靠性并降低了器件设计的复杂性和成本。

SiC double channel UMOSFET device and method for making same

The invention relates to a preparation method of a SiC double channel UMOSFET device, which is characterized in that the method includes selecting a SiC substrate; the substrate surface SiC continuous growth drift layer, epitaxial layer and source layer; the source layer, the epitaxial layer and the drift layer is etched to form a gate slot on the gate slot; forming a gate dielectric protective zone of ion implantation; the source region layer, the epitaxial layer and the drift layer is etched on the groove forming source; source groove forming source groove corner reserve ion implantation; growth gate dielectric layer and a gate layer on the gate slot in order to form the gate; passivation and preparation of electrode to form the double SiC groove UMOSFET device. The present invention by forming the Schottky contact in the source and the drift layer and epitaxial layer interface, the guarantee is not caused by diode \power deterioration problem at the same time, reduce the extra Schottky diode, improve device reliability and reduces the cost and complexity of device design.

【技术实现步骤摘要】
SiC双槽UMOSFET器件及其制备方法
本专利技术涉及集成电路
，特别涉及一种SiC双槽UMOSFET器件及其制备方法。
技术介绍
宽带隙半导体材料SiC具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率、抗辐照的半导体器件。在功率电子领域中，功率MOSFET已被广泛应用，它具有栅极驱动简单，开关时间短等特点。垂直结构的UMOSFET相对于横向结构的MOSFET，具有导通电阻小，元胞尺寸小的优点，具有广阔的应用前景。但在UMOSFET中，槽栅拐角处的电场集中很容易导致该处氧化层被提前击穿，对于SiC材料来说这一现象更为严重。通过在栅槽的底部设计一层P+型掺杂区域即P+栅介质保护区，使槽底的尖峰电场从栅氧化层上转移到P+栅介质保护区与N-漂移层所构成的PN结上，进而缓解了栅氧电场带来的可靠性问题。并且双槽结构的UMOSFET，通过在源极刻槽，该区域深入N-漂移层的深度要大于栅氧在N-漂移层中的深度，利用这点，氧化层处的电场因为源槽的存在而转移到源槽拐角处，进一步改善器件的击穿特性。同时MOSFET在变流器中作为功率开关，当其体二极管作为续流通路持续流过正向电流时，会发生“通电劣化”现象，使导通电阻和二极管的正向导通压降增大，并引起可靠性问题。因此在实际的应用中，通常采用在器件源漏极两端并联一个开启电压小于体二极管的肖特基二极管的方法来提供续流通路。显然这种方法极大地增加了电路设计的复杂性和成本费用。
技术实现思路
因此，为解决现有技术存在的技术缺陷和不足，本专利技术提出一种SiC双槽UMOSFET器件的制备方法。具体地，本专利技术一个实施例提出的一种SiC双槽UMOSFET器件的制备方法，包括：步骤1、选取SiC衬底；步骤2、在所述SiC衬底连续表面生长漂移层、外延层及源区层；步骤3、对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；步骤4、对所述栅槽进行离子注入形成栅介质保护区；步骤5、对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；步骤6、对所述源槽进行离子注入形成源槽拐角保护区；步骤7、在所述栅槽内生长栅介质层及栅极层以形成栅极；步骤8、钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。在本专利技术的一个实施例中，步骤2包括：步骤21、利用外延生长工艺，在所述SiC衬底表面生长所述漂移层；步骤22、利用外延生长工艺，在所述漂移层表面生长所述外延层；步骤23、利用外延生长工艺，在所述外延层表面外延生长所述源区层。在本专利技术的一个实施例中，步骤3包括：利用ICP刻蚀工艺，采用第一掩膜版，对所述源区层表面进行刻蚀，在所述源区层、所述外延层及所述漂移层中形成所述栅槽。在本专利技术的一个实施例中，步骤4包括：利用自对准注入工艺，采用第一掩膜版，对所述栅槽进行Al离子注入在所述漂移层内形成所述栅介质保护区。在本专利技术的一个实施例中，步骤5包括：利用ICP刻蚀工艺，采用第二掩膜版，对所述源区层表面进行刻蚀，在所述源区层、所述外延层及所述漂移层中形成所述源槽。在本专利技术的一个实施例中，步骤6包括：利用自对准注入工艺，采用第二掩膜版，对所述源槽进行Al离子注入在所述漂移层内形成所述源槽拐角保护区。在本专利技术的一个实施例中，对所述源槽进行Al离子注入，包括：采用450keV的注入能量、7.97×1013cm-2的注入剂量，对所述源槽进行第一次Al离子注入；采用300keV的注入能量、4.69×1013cm-2的注入剂量，对所述源槽进行第二次Al离子注入；采用200keV的注入能量、3.27×1013cm-2的注入剂量，对所述源槽进行第三次Al离子注入；采用120keV的注入能量、2.97×1013cm-2的注入剂量，对所述源槽进行第四次Al离子注入。在本专利技术的一个实施例中，步骤7包括：利用干氧工艺，在所述栅槽内生长SiO2材料以形成所述栅介质层；利用HWLPCVD工艺，在所述栅槽内生长多晶Si材料以形成所述栅极层；在本专利技术的一个实施例中，步骤8包括：在包括所述栅极的衬底上表面生长钝化层；利用刻蚀工艺，对所述栅极表面的所述钝化层进行刻蚀形成电极接触孔；利用电子束蒸发工艺，在所述源槽和所述电极接触孔内生长金属材料形成源电极和栅电极；利用电子束蒸发工艺，在衬底下表面生长金属材料形成漏电极以最终形成所述SiC双槽UMOSFET器件。本专利技术另一个实施例提出的一种SiC双槽UMOSFET器件，由上述实施例提供的方法制备形成。上述实施例，通过在源极和N-漂移层及外延层的界面形成肖特基接触，替代外接的肖特基二极管作为续流通路，在保证不引起体二极管的“通电劣化”问题的同时，减少了额外的肖特基二极管，提高了器件的可靠性并降低了器件设计的复杂性和成本。另外，本专利技术利用双槽UMSFET自带的双槽结构，通过离子自对准工艺，无需光刻，形成P+栅介质保护区和P+源槽拐角保护区，进一步地改善了器件的击穿特性，以较小的工艺代价实现了更好的器件性能。通过以下参考附图的详细说明，本专利技术的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本专利技术的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。附图说明下面将结合附图，对本专利技术的具体实施方式进行详细的说明。图1为本专利技术实施例提供的一种SiC双槽UMOSFET器件的结构示意图；图2为本专利技术实施例提供的一种SiC双槽UMOSFET器件制备方法的示意图；图3a-图3k为本专利技术实施例提供的一种SiC双槽UMOSFET器件的工艺示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。实施例一请参见图1，图1为本专利技术实施例提供的一种SiC双槽UMOSFET器件的结构示意图。本专利技术SiC双槽UMOSFET器件包括漏极11、N+衬底1、N-漂移层2、P-外延层3、N+源区层4、源极10、P+源槽拐角保护区6、槽栅介质7、多晶硅8、P+栅介质保护区5、栅电极9。优选地，源槽的深度大于栅槽的深度，且源槽的宽度等于P+源槽拐角保护区6的宽度；栅槽的宽度等于P+栅介质保护区5的宽度，所述源极10与N-漂移层2和P-外延层3之间的界面为肖特基接触，其余为欧姆接触。可选地，源槽深度为3μm，栅槽深度为2.5μm，通过感应耦合等离子体(inductivelycowpledplasmas,简称ICP)刻蚀形成。源槽和P+源槽拐角保护区6的宽度分别为1μm，栅槽和P+栅介质保护区5的宽度分别为1.5μm。可选地，N+衬底1是厚度为200μm～500μm，氮离子掺杂浓度为5×1018cm-3～1×1020cm-3的N型SiC衬底1。N-漂移层2是厚度为10μm～20μm，氮离子掺杂浓度为1×1015cm-3～6×1015cm-3的N型SiC外延层。可选地，所述P+源槽拐角保护区6厚度为0.5μm，Al离子掺杂浓度为3×1018cm-3。P+栅介质保护区5厚度为0.5μm，Al离子掺杂浓度为3×1018cm-3。可选地，所述P-外延层3是厚度为1μm～1.5μm，Al离子掺杂浓度为1×1017cm-本文档来自技高网...

【技术保护点】
一种SiC双槽UMOSFET器件的制备方法，其特征在于，包括：步骤1、选取SiC衬底；步骤2、在所述SiC衬底连续表面生长漂移层、外延层及源区层；步骤3、对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；步骤4、对所述栅槽进行离子注入形成栅介质保护区；步骤5、对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；步骤6、对所述源槽进行离子注入形成源槽拐角保护区；步骤7、在所述栅槽内生长栅介质层及栅极层以形成栅极；步骤8、钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。

【技术特征摘要】
1.一种SiC双槽UMOSFET器件的制备方法，其特征在于，包括：步骤1、选取SiC衬底；步骤2、在所述SiC衬底连续表面生长漂移层、外延层及源区层；步骤3、对所述源区层、所述外延层及所述漂移层进行刻蚀形成栅槽；步骤4、对所述栅槽进行离子注入形成栅介质保护区；步骤5、对所述源区层、所述外延层及所述漂移层进行刻蚀形成源槽；步骤6、对所述源槽进行离子注入形成源槽拐角保护区；步骤7、在所述栅槽内生长栅介质层及栅极层以形成栅极；步骤8、钝化处理并制备电极以形成所述SiC双槽UMOSFET器件。2.根据权利要求1所述的方法，其特征在于，步骤2包括：步骤21、利用外延生长工艺，在所述SiC衬底表面生长所述漂移层；步骤22、利用外延生长工艺，在所述漂移层表面生长所述外延层；步骤23、利用外延生长工艺，在所述外延层表面外延生长所述源区层。3.根据权利要求1所述的方法，其特征在于，步骤3包括：利用ICP刻蚀工艺，采用第一掩膜版，对所述源区层表面进行刻蚀，在所述源区层、所述外延层及所述漂移层中形成所述栅槽。4.根据权利要求1所述的方法，其特征在于，步骤4包括：利用自对准注入工艺，采用第一掩膜版，对所述栅槽进行Al离子注入在所述漂移层内形成所述栅介质保护区。5.根据权利要求1所述的方法，其特征在于，步骤5包括：利用ICP刻蚀工艺，采用第二掩膜版，对所述源区层表面进行刻蚀，在所述源区层、所述外延层及所述漂移层中形成所述源槽。6.根据权利要求1所述的方法...

【专利技术属性】
技术研发人员：汤晓燕，张玉明，陈辉，宋庆文，张艺蒙，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61