半导体集成器件及其制作方法技术

本发明专利技术的实施例公开了一种半导体集成器件及其制作方法，该方法包括：提供半导体衬底，在衬底表面上形成第一栅介质层；在第一栅介质层表面上形成替代栅电极层和源/漏极、与替代栅电极层顶部齐平的层间介质层；以层间介质层为掩膜，去除替代栅电极层，形成第一沟槽和第二沟槽；覆盖第一沟槽底部的第一栅介质层，去除第二沟槽底部的第一栅介质层材料；在第二沟槽底部形成第二栅介质层，第二栅介质层的厚度小于第一栅介质层的厚度；形成金属栅极。本发明专利技术在衬底表面得到了厚度较大的第一栅介质层和厚度较小的第二栅介质层，满足了不同器件对栅介质层厚度的要求，从而可将IO器件的制作工艺与核心器件的HKMG工艺集成。

【技术实现步骤摘要】
半导体集成器件及其制作方法
本专利技术涉及半导体
，尤其涉及一种半导体集成器件及其制作方法。
技术介绍
随着半导体工艺技术节点的降低，传统的二氧化硅栅介质层和多晶硅栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG）。下面以美国专利US6664195中提供的“后栅极”工艺形成金属栅极的方法为例，说明HKMG的形成过程，包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构、及位于所述半导体衬底上覆盖所述替代栅结构的层间介质层；以所述替代栅结构作为停止层，对所述层间介质层进行化学机械研磨工艺（CMP）；除去所述替代栅结构后形成沟槽；在沟槽底部形成界面层，在界面层表面上形成高K介质层，所述界面层一般为氧化硅；再通过PVD方法在所述沟槽内的高K介质层上形成金属层，且将金属层填充满沟槽，以形成栅金属层；用化学机械研磨法研磨栅金属层至露出层间介质层，形成金属栅极。采用HKMG工艺解决了传统MOS器件的漏电量高等问题，但是将HKMG工艺制作的半导体器件整合到整个芯片的制作工艺中时，就会出现各种问题，例如将核心器件区（coredevice）的HKMG工艺与位于芯片外围的输入输出器件区（input/outputdevice，简称IOdevice）的制作工艺的集成时，就会出现问题，最终使二者的制作工艺难以集成，因此，业界亟需一种方法将IO器件的制作工艺与核心器件的HKMG工艺集成。
技术实现思路
为解决上述技术问题，本专利技术实施例提供了一种半导体集成器件及其制作方法，将IO器件的制作工艺与核心器件HKMG的“后栅极”工艺集成。为解决上述问题，本专利技术实施例提供了如下技术方案：一种半导体集成器件制作方法，包括：提供半导体衬底，在所述衬底表面内形成第一有源区、第二有源区和隔离区，在所述衬底表面上形成第一栅介质层；在所述第一栅介质层表面上形成替代栅电极层；以替代栅电极层为掩膜，在衬底表面内形成源/漏极；在衬底表面上形成层间介质层，且所述层间介质层表面与替代栅电极层顶部齐平；以所述层间介质层为掩膜，去除所述替代栅电极层，形成沟槽，位于所述第一有源区上方的沟槽为第一沟槽，位于第二有源区上方的沟槽为第二沟槽；在所述第一沟槽上方形成第一阻挡层，以所述第一阻挡层为掩膜，去除第二沟槽底部的第一栅介质层材料；在第二沟槽底部形成第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；在所述第一沟槽和第二沟槽区域形成金属栅极。优选的，所述第一有源区为IO器件的有源区，所述第二有源区为采用HKMG工艺制作的器件的有源区。优选的，所述第一栅介质层的厚度为1nm-6nm。优选的，所述第二栅介质层的厚度为0.1nm-1nm。优选的，所述在所述衬底表面上形成第一栅介质层的工艺为热氧化工艺，所述在衬底表面上形成第二栅介质层的工艺为热氧化工艺、化学氧化工艺或ALD工艺。优选的，所述第一阻挡层材料为光刻胶。优选的，所述在衬底表面上形成第二栅介质层之前，还包括：去除所述第一阻挡层。优选的，在去除所述第一阻挡层之后还包括：对所述衬底进行化学清洗。优选的，所述在衬底表面上形成层间介质层之前，还包括：在所述衬底表面上形成第二阻挡层。优选的，所述第二阻挡层材料为氮化硅。优选的，所述填充所述沟槽，形成金属栅极的过程为：在所述沟槽的底部和侧壁形成高K介质层；在所述高K介质层表面形成栅金属层，所述栅金属层填满所述沟槽；去除所述层间介质层表面上的栅金属层材料和高K介质层材料，使所述层间介质层表面齐平，得到所述金属栅极。优选的，所述高K介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。优选的，所述栅金属层为单一覆层或多层堆叠结构。优选的，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。优选的，所述栅金属层为多层堆叠结构时，所述栅金属层包括：位于所述栅介质层表面上的功函数层；位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。优选的，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。本专利技术实施例还公开了一种采用上述方法制作的半导体集成器件，该半导体集成器件包括：半导体衬底，位于该半导体衬底表面内的第一有源区、第二有源区和隔离区；位于所述第一有源区表面上的第一栅介质层；位于所述第二有源区表面上的第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；位于所述第一栅介质层和第二栅介质层上的金属栅极；位于所述衬底表面上的层间介质层，所述层间介质层与所述金属栅极顶部齐平。优选的，所述第一有源区为IO器件的有源区，所述第二有源区为HKMG结构型器件的有源区，所述第一栅介质层的厚度为1nm-6nm，所述第二栅介质层的厚度为0.1nm-1nm。优选的，所述IO器件的栅介质层为第一栅介质和第二栅介质层的叠层。与现有技术相比，上述技术方案具有以下优点：本专利技术实施例所提供的技术方案，通过先形成较厚的第一栅介质层，再形成源漏，避免了形成第一栅介质层时较高的热预算对源漏的影响，从而可采用热氧化工艺形成较厚的第一栅介质层，使第一栅介质层的厚度满足IO器件的要求，进而解决了采用化学氧化工艺形成的第一栅介质层厚度不足的问题，之后再覆盖第一沟槽底部的第一栅介质层，去除第二沟槽底部的第一栅介质层材料后，在第二有源区上形成较薄的第二栅介质层，从而满足了HKMG结构的核心器件对界面层（即第二栅介质层）厚度的要求，即同时满足了IO器件对栅介质层厚度的要求，以及HKMG结构的核心器件对界面层厚度的要求。并且，由于HKMG工艺中形成的高K介质层和金属栅极对高温很敏感，因此，若在形成源漏之前形成高K介质层，则形成源漏后退火过程的较高的热预算会影响高K介质层和金属栅的性能，因此，本实施例在形成源漏后再形成高K介质层和金属栅极，即将IO器件的制作工艺与核心器件的HKMG工艺中的“后栅极”工艺集成，即可在确保能够形成IO器件较厚的栅介质层和核心器件中较薄的界面层的同时，保证高K介质层和金属栅极的质量。附图说明图1-8为本专利技术实施例公开的半导体集成器件制作方法各步骤的剖面图。具体实施方式正如
技术介绍
部分所述，很难直接将IO器件区的制作工艺与核心器件区的HKMG工艺集成，出现这种问题的原因在于，在HKMG工艺中，为了保证由界面层和高K介质层组成的叠层的介电常数符合器件要求，核心器件中位于高K介质层和下层衬底之间的界面层要求很薄，而位于芯片外围的IO器件区的栅介质层的厚度则要求较厚，以开启电压为1.8V的器件为例，IO器件区的栅介质层厚度约为2nm-4nm，开启电压为2.5V的器件，IO器件区的栅介质层厚度甚至达到5nm，而核心器件界面层的厚度一般为0.1nm-1nm。现有技术中制作核心器件界面层多采用热氧化或化学氧化工艺，且一般是在去除替代栅后，在沟槽内形成界面本文档来自技高网...

【技术保护点】
一种半导体集成器件制作方法，其特征在于，包括：提供半导体衬底，在所述衬底表面内形成第一有源区、第二有源区和隔离区，在所述衬底表面上形成第一栅介质层；在所述第一栅介质层表面上形成替代栅电极层；以替代栅电极层为掩膜，在衬底表面内形成源/漏极；在衬底表面上形成层间介质层，且所述层间介质层表面与替代栅电极层顶部齐平；以所述层间介质层为掩膜，去除所述替代栅电极层，形成沟槽，位于所述第一有源区上方的沟槽为第一沟槽，位于第二有源区上方的沟槽为第二沟槽；在所述第一沟槽上方形成第一阻挡层，以所述第一阻挡层为掩膜，去除第二沟槽底部的第一栅介质层材料；在第二沟槽底部形成第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；在所述第一沟槽和第二沟槽区域形成金属栅极。

【技术特征摘要】
1.一种半导体集成器件制作方法，其特征在于，包括：提供半导体衬底，在所述衬底表面内形成第一有源区、第二有源区和隔离区，在所述衬底表面上形成第一栅介质层；在所述第一栅介质层表面上形成替代栅电极层；以替代栅电极层为掩膜，在衬底表面内形成源/漏极；在衬底表面上形成层间介质层，且所述层间介质层表面与替代栅电极层顶部齐平；以所述层间介质层为掩膜，去除所述替代栅电极层，形成沟槽，位于所述第一有源区上方的沟槽为第一沟槽，位于第二有源区上方的沟槽为第二沟槽；在所述第一沟槽上方形成第一阻挡层，以所述第一阻挡层为掩膜，去除第二沟槽底部的第一栅介质层材料；所述在衬底表面上形成第二栅介质层之前，还包括：去除所述第一阻挡层；在第二沟槽底部形成第二栅介质层，所述第二栅介质层的厚度小于所述第一栅介质层的厚度；在所述第一沟槽和第二沟槽区域形成金属栅极；填充所述沟槽，形成金属栅极的过程为：在所述沟槽的底部和侧壁形成高K介质层；在所述高K介质层表面形成栅金属层，所述栅金属层填满所述沟槽；去除所述层间介质层表面上的栅金属层材料和高K介质层材料，使所述层间介质层表面齐平，得到所述金属栅极。2.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述第一有源区为IO器件的有源区，所述第二有源区为采用HKMG工艺制作的器件的有源区。3.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述第一栅介质层的厚度为1nm-6nm。4.根据权利要求3所述的半导体集成器件制作方法，其特征在于，所述第二栅介质层的厚度为0.1nm-1nm。5.根据权利要求2所述的半导体集成器件制作方法，其特征在于，所述在所述衬底表面上形成第一栅介质层的工艺为热氧化工艺，所述在衬底表面上形成...

【专利技术属性】
技术研发人员：王文博，卜伟海，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：