半导体装置制造方法及图纸

本发明专利技术提供了一种半导体装置，在该半导体装置中，能够抑制寄生双极晶体管的工作，并且能够在源极区和背栅区之间提供电位差。形成在半导体衬底上的耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。半导体装置还包括第三杂质区和隔离用栅极电极。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从该第三杂质区引出阱区的电位。隔离用栅极电极形成在第一杂质区和第三杂质区之间的主表面上。

【技术实现步骤摘要】
半导体装置相关申请的交叉引用包括说明书、附图和摘要的2012年4月18日提交的日本专利申请No.2012-094401的公开内容被整体地通过引用结合到本文中。
技术介绍
本专利技术涉及半导体装置，其能够优选地用作内含例如耐高压晶体管的半导体装置。在具有MOSFET（金属氧化物半导体场效应晶体管）的半导体装置中，可以形成从其引出半导体衬底或阱区的电位的所谓背栅区（backgateregion）。例如在日本未审查专利公开No.2002-43571（专利文献1）和日本未审查专利公开No.2011-204924（专利文献2）中公开了半导体装置，这些半导体装置中的每个中都形成了背栅区。[专利文献1]日本未审查专利公开No.2002-43571[专利文献2]日本未审查专利公开No.2011-204924
技术实现思路
在专利文献1和2中的每个中公开的半导体装置中，背栅区与晶体管主体之间的距离小，因此认为能够抑制寄生双极晶体管的工作，并且能够抑制晶体管的导通状态击穿电压的减小。然而，在这种情况下，很可能发生晶体管中的源极区与背栅区之间的短路。特别地，在形成专利文献2中公开的背栅区的背接触结构中，不能在源极区与背栅区（背接触结构）之间提供电位差。因此，存在可能妨碍半导体装置的正常工作的可能性。根据本说明书的描述和附图，其他问题和新的特征将变得清楚。根据一实施例，包括耐高压晶体管的半导体装置具有以下结构。耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。前述半导体装置还包括第三杂质区和隔离用栅极电极。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从第三杂质区引出阱区的电位。隔离用栅极电极形成在第一杂质区与第三杂质区之间的主表面上。根据另一实施例，包括耐高压晶体管的半导体装置具有以下结构。耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。前述半导体装置还包括第三杂质区和隔离用绝缘膜。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从第三杂质区引出阱区的电位。隔离用绝缘膜形成在第一杂质区与第三杂质区之间的主表面上。多个隔离用绝缘膜被布置成在如下方向上彼此间隔开，即所述方向在平面视图中与将第一杂质区和第二杂质区联结在一起的方向交叉。本专利技术的优点根据各实施例，能够抑制寄生双极晶体管的工作，并且能够在第一杂质区与第三杂质区之间提供电位差，同时将对耐高压晶体管的影响减小至最小水平。附图说明图1是根据第一实施例的半导体装置的示意性平面视图；图2是图示出形成在根据第一实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；图3A和图3B是图示出形成在根据第一实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET的结构的示意性截面图；图4是图示出根据第一实施例的背栅区和隔离用栅极区中的每个的结构的第一示例的示意性放大平面视图；图5是图示出根据第一实施例的背栅区和隔离用栅极区中的每个的结构的第二示例的示意性放大平面视图；图6A和图6B是图示出根据第一实施例的制造方法的第一步骤中的图3所示的区域的示意性截面图；图7A和图7B是图示出根据第一实施例的制造方法的第二步骤中的图3所示的区域的示意性截面图；图8A和图8B是图示出根据第一实施例的制造方法的第三步骤中的图3所示的区域的示意性截面图；图9A和图9B是图示出根据第一实施例的制造方法的第四步骤中的图3所示的区域的示意性截面图；图10A和图10B是图示出根据第一实施例的制造方法的第五步骤中的图3所示的区域的示意性截面图；图11A和图11B是图示出根据第一实施例的制造方法的第六步骤中的图3所示的区域的示意性截面图；图12A和图12B是图示出根据第一实施例的制造方法的第七步骤中的图3所示的区域的示意性截面图；图13A和图13B是图示出根据第一实施例的制造方法的第八步骤中的图3所示的区域的示意性截面图；图14A和图14B是图示出根据第一实施例的制造方法的第九步骤中的图3所示的区域的示意性截面图；图15是图示出根据第一实施例的关联技术的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；图16是图示出根据第一实施例的关联技术的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性截面图；图17是图示出根据第一实施例的关联技术的背接触结构的配置的第一示例的示意性截面图；图18是图示出根据第一实施例的关联技术的背接触结构的配置的第二示例的示意性截面图；图19是图示出形成在根据第二实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；图20A和图20B是图示出形成在根据第二实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET的结构的示意性截面图；图21是图示出根据第二实施例的背栅区和隔离用栅极区中的每个的结构的第一示例的示意性放大平面视图；图22是图示出形成在根据第三实施例的半导体装置中的耐高压nMOSFET的结构的示意性平面视图；图23是图示出形成在根据第四实施例的半导体装置中的耐高压nMOSFET的结构的示意性平面视图；图24是提取出根据一个实施例的半导体装置的要点的示意性平面视图；以及图25A和图25B是提取出根据一个实施例的半导体装置的要点的示意性截面图。具体实施方式在下文中，将基于附图来描述优选实施例。（第一实施例）将首先参考图1来描述根据本实施例的半导体衬底的主表面上的每个元件形成区的布置。参考图1，根据本实施例的半导体装置DEV在半导体衬底SUB的主表面上例如具有耐高压模拟I/O电路形成区、低电压逻辑电路形成区、低电压模拟电路形成区以及所谓的SRAM（静态随机存取存储器）形成区。上述耐高压模拟I/O电路意指用于在电源电路与低电压逻辑电路等之间输入/输出电信号的电路，能够通过施加比正常电压更高的驱动电压而使用该电源电路。低电压逻辑电路意指具有控制电路（诸如，例如由多个MIS晶体管形成的逻辑电路等）以通过使用数字信号来执行计算的电路。低电压模拟电路意指用如低电压逻辑电路的电压那样低的电压进行工作但通过使用模拟信号来执行计算的电路。SRAM包括多个MIS晶体管，并且在半导体装置中被用作用于存储数据的存储器元件。除这些区域之外，半导体装置还具有例如未示出的电源电路形成区等。电源电路用来供应用于激活上述电路中的每个的电源电压。图2是图示出被图1中的点线包围的区域“II”中的耐高压模拟I/O电路的结构的示意性平面视图。参考图2，例如，在形成于半导体衬底SUB上的半导体装置DEV中，在图1中所示的耐高压模拟I/O电路中，其中的每个中形成有耐高压pMOSFET的区域（耐高压pMOSFET区）和在其中的每个中形成有耐高压nMOSFET的区域（耐高压nMOSFET区）被布置成交替地彼此相邻。在这里，耐高压pMOSFET（或nMOSFET）意指具有例如10V或更高的高漏极耐受电压的p沟道（或n沟道）型MOS晶体管。在耐高压nMOSFET区中形成作为耐高压nMOSFET的n型晶体管NTR。n型晶体管NTR具有源极区SR、漏极区DR以及栅极电极GT。源极区SR（由n型杂质区构成）、漏极区DR（本文档来自技高网...

【技术保护点】
一种包括耐高压晶体管的半导体装置，其中，耐高压晶体管包括：半导体衬底，具有主表面；第一导电类型的阱区，形成在主表面上；第二导电类型的多个第一杂质区，多个第一杂质区中的每个第一杂质区形成在阱区内的主表面上，并且从多个第一杂质区中的每个第一杂质区引出源极电极；以及第二导电类型的第二杂质区，第二杂质区形成在主表面上以与每个第一杂质区相邻，从第二杂质区引出漏极电极，并且其中，半导体装置包括：第一导电类型的第三杂质区，第三杂质区形成在平面视图中位于一对第一杂质区之间并且在阱区内的主表面上，从第三杂质区引出阱区的电位；以及隔离用栅极电极，形成在第一杂质区和第三杂质区之间的主表面上。

【技术特征摘要】
2012.04.18 JP 2012-0944011.一种包括耐高压晶体管的半导体装置，其中，耐高压晶体管包括：半导体衬底，具有主表面；第一导电类型的阱区，形成在主表面上；第二导电类型的多个第一杂质区，多个第一杂质区中的每个第一杂质区形成在阱区内的主表面上，并且从多个第一杂质区中的每个第一杂质区引出源极电极；以及第二导电类型的第二杂质区，第二杂质区形成在主表面上以与每个第一杂质区相邻，从第二杂质区引出漏极电极，并且其中，半导体装置包括：第一导电类型的第三杂质区，第三杂质区形成在平面视图中位于一对第一杂质区之间并且在阱区内的主表面上，从第三杂质区引出阱区的电位；以及隔离用栅极电极，形成在第一杂质区和第三杂质区之间的主表面上，其中隔离用栅极电极被形成为在平面视图中在第一杂质区的一部分和第三杂质区的一部分上伸展。2.根据权利要求1所述的半导体装置，还包括：形成在主表面上以在第一杂质区和第二杂质区上伸展的栅极电极，并且其中，隔离用栅极电极与该栅极电极一体化地被形成。3.根据权利要求2所述的半导体装置，其中，第三杂质区被隔离用栅极电极和所述栅极电极包围。4.一种包括耐高压晶体管的半导体装置，其中，耐高压晶体管包...

【专利技术属性】
技术研发人员：佐山弘和，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：