芯片装置和形成其的方法、芯片封装和形成其的方法制造方法及图纸

本发明专利技术涉及芯片装置和形成其的方法、芯片封装和形成其的方法。提供了一种芯片装置，该芯片装置包括：第一芯片载体；第二芯片载体；第一芯片，其电连接到第一芯片载体；第二芯片，其布置在第一芯片载体上方并且与第一芯片载体电绝缘；以及第三芯片，其电连接到第二芯片载体；其中第一芯片和第二芯片至少其一电连接到第三芯片。

【技术实现步骤摘要】
芯片装置和形成其的方法、芯片封装和形成其的方法
各种实施例总体上涉及芯片装置、用于形成芯片装置的方法、芯片封装以及用于形成芯片封装的方法。
技术介绍
当电路中芯片数目大时，构造例如芯片壳体的芯片封装会是挑战性的。例如，如果超过一个功率半导体芯片或者一个或多个逻辑集成电路芯片将被封装成为单个器件，芯片壳体可以被提供用于一个或多个半导体芯片的封装。传统上，芯片上芯片构造可以用于形成多芯片壳体。例如，逻辑集成电路芯片的背侧可以胶粘到在功率半导体芯片的一侧上方的电绝缘介质。因此，逻辑集成电路芯片可以附着到共用的管芯垫上方的功率半导体芯片。逻辑集成电路芯片可以与管芯垫和功率半导体芯片电绝缘。然而，当超过一个功率半导体芯片以及一个或多个逻辑集成芯片将构造于壳体中时，每个芯片可以单独地封装在分离的壳体中，并且随后在单个引线框上方彼此电连接。另一选择是昂贵双铜接合基壳体，其中多个具有垂直电流的功率半导体芯片每个可以分开地接合到陶瓷上的分离金属层(例如铜层)。逻辑集成电路芯片可以或者固定到陶瓷侧的另一侧，或者固定到该分离金属层但与其电隔离。
技术实现思路
各种实施例提供一种芯片装置，其包括：第一芯片载体；第二芯片载体；第一芯片，其电连接到第一芯片载体；第二芯片，其布置在第一芯片载体上方并且与第一芯片载体电绝缘；以及第三芯片，其电连接到第二芯片载体；其中第一芯片和第二芯片至少其一电连接到第三芯片。附图说明在各图中，相似的附图标记通常在不同视图中始终指代相同的部分。图不一定是按比例的，通常反而将重点放在说明本专利技术的原理上。在下述描述中，参考下述各图描述本专利技术的各种实施例，在图中：图1示出根据实施例的芯片装置；图2示出根据实施例的用于形成芯片装置的方法；图3A至3D示出根据实施例的用于形成芯片装置的方法；图4A和4B示出根据实施例的用于形成芯片装置的方法；图5示出根据实施例的芯片装置；图6示出根据实施例的芯片装置；图7示出根据实施例的芯片装置；图8示出根据实施例的芯片封装；图9示出根据实施例的用于形成芯片封装的方法；图10示出根据实施例的芯片装置。具体实施方式下述详细描述参考了附图，所述附图通过图示方式示出了可以在其中实践本专利技术的特定细节和实施例。词语"示例性"在此处用于表示"用作示例、例子或例证"。此处描述为"示例性"的任何实施例或设计不一定解读为相较其它实施例或设计是优选或有利的。关于在侧或表面"上方"形成的沉积材料所使用的词语"上方"在此处可以用于表示所沉积的材料可以"直接"形成于所默示的侧或表面上，例如与其直接接触。关于在侧或表面"上方"形成的沉积材料所使用的词语"上方"在此处可以用于表示所沉积的材料可以"间接"形成于所默示的侧或表面上，一个或多个附加层布置在默示的侧或表面与所沉积的材料之间。各种实施例提供一种用于多个半导体芯片的壳体，其中多个具有垂直电流流动的功率半导体芯片以及集成电路逻辑芯片可以收纳在壳体内的单个载体上方。各种实施例提供一种用于多个芯片的壳体，其中壳体可包括多个管芯垫，所述多个管芯垫可以通过电绝缘封装模具而彼此电绝缘。图1示出根据实施例的芯片装置102。芯片装置102可包括第一芯片载体104和第二芯片载体106。芯片装置102可包括电连接到第一芯片载体104的第一芯片108，例如半导体芯片，诸如半导体管芯。芯片装置102可包括布置在第一芯片载体104上方并且与第一芯片载体104电绝缘的第二芯片112，例如半导体芯片，诸如半导体管芯；以及电连接到第二芯片载体106的第三芯片114，例如半导体芯片，诸如半导体管芯；其中第一芯片108和第二芯片112至少其一电连接到第三芯片114。图2示出根据实施例的用于形成芯片装置的方法200。方法200可包括：将第一芯片电连接到第一芯片载体(在210)；将第二芯片布置在第一芯片载体上方并且将第二芯片与第一芯片载体电绝缘(在220)；将第三芯片电连接到第二芯片载体(在230)；以及将第一芯片和第二芯片至少其一电连接到第三芯片(在240)。图3A至3D示出根据实施例的用于形成芯片装置的方法。在310，一个或多个功率器件可以导电接合在一个或多个金属芯片-载体上。第一芯片108可以电连接到第一芯片载体104。第三芯片114可以电连接到第二芯片载体106。第一芯片载体104和第二芯片载体106可以分开一定距离，换言之，它们可以分离一分隔距离ds。分隔距离ds的范围可以为约10μm至约10mm，例如约50μm至约5mm，例如约100μm至约1mm。第一芯片载体104可包括第一引线框载体，并且第二芯片载体106可包括第二引线框载体。第一芯片载体104可包括第一管芯垫，并且第二芯片载体106可包括第二管芯垫。第一芯片载体104可以具有范围为约50μm至约1500μm，例如约100μm至约500μm，例如约150μm至约300μm的厚度t1。第二芯片载体106可以具有范围为约50μm至约1500μm，例如约100μm至约500μm，例如约150μm至约300μm的厚度t2。一个器件的整个引线框可以具有约1mm至50mm，例如约2mm至约20mm的长度LP，并且可以具有约1mm至50mm，例如约2mm至约20mm的宽度。第一芯片载体104和第二芯片载体106至少其一可包括下述材料群组中的至少一种，该材料群组由下述构成：铜、镍、铁、银、金、钯、磷、铜合金、镍合金、铁合金、银合金、金合金、钯合金、磷合金。第一芯片载体104和第二芯片载体106至少其一可包括下述材料群组中的至少一种，该材料群组由下述构成：NiPdAu、NiAu、NiPd、NiAuAg、NiPdAuAg、NiNiPPdAu、NiNiPAu、NiNiPPd、NiNiPAuAg、NiNiPPdAuAg。第一芯片载体104和第二芯片载体106至少其一可包括这样的材料，其包括范围在约1nm至1000nm的粗糙度。第一芯片载体104和第二芯片载体106至少其一可包括这样的材料，其具有范围在约2%至50%的孔隙度。第一芯片108和第三芯片114至少其一可包括功率半导体芯片，其中该功率半导体芯片可包括来自由下述构成的群组的至少一种功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅极双极晶体管、晶闸管、MOS受控晶闸管、硅受控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。根据实施例，第一芯片108可包括功率半导体芯片。图3B示出第一芯片108和第三芯片114每个可以包括功率晶体管。然而可以理解，第一芯片108和/或第三芯片114可包括功率晶体管。第三芯片114或者可包括功率半导体芯片或者可包括逻辑集成电路芯片。第一芯片108和第三芯片114至少其一可包括功率半导体器件，其中功率半导体器件会能够承载高达大约600V的电压。第一芯片108可包括顶侧316和底侧318，其中顶侧316可以面向与底侧318面向的方向相反的方向。第一芯片108可包括在顶侧316上方形成的，例如直接或间接在顶侧316上形成的栅极区域接触322以及至少一个第一源极/漏极区域接触324，并且包括在底侧318上方形成的至少一个第二源极/漏极区域接触326。每个接触可包括导电接触垫。每个接触可以在第一芯片108的顶侧316上本文档来自技高网...

【技术保护点】
一种芯片装置，包括：第一芯片载体；第二芯片载体；第一芯片，其电连接到第一芯片载体；第二芯片，其布置在第一芯片载体上方并且与第一芯片载体电绝缘；以及第三芯片，其电连接到第二芯片载体；其中第一芯片和第二芯片至少其一电连接到第三芯片。

【技术特征摘要】
2012.03.27 US 13/4307261.一种芯片装置，包括：第一芯片载体；第二芯片载体；第一芯片，其电连接到第一芯片载体；第二芯片，其布置在第一芯片载体上方并且与第一芯片载体电绝缘；以及第三芯片，其电连接到第二芯片载体；其中第一芯片和第二芯片至少其一电连接到第三芯片；其中第一芯片载体和第二芯片载体至少其一包括这样的材料，其包括范围在1nm至1000nm的粗糙度。2.根据权利要求1的芯片装置，其中第一芯片和第二芯片至少其一电连接到第三芯片顶侧或第三芯片底侧至少其一。3.根据权利要求1的芯片装置，其中第一芯片和第三芯片至少其一包括功率半导体芯片。4.根据权利要求3的芯片装置，其中功率半导体芯片包括来自由下述构成的群组的至少一种功率半导体器件：功率晶体管、功率肖特基二极管、碳化硅二极管、氮化镓器件。5.根据权利要求4的芯片装置，其中，所述功率晶体管是功率MOS晶体管、功率双极晶体管、功率场效应晶体管、晶闸管或硅受控整流器。6.根据权利要求5的芯片装置，其中，所述功率双极晶体管是功率绝缘栅极双极晶体管，所述晶闸管是MOS受控晶闸管。7.根据权利要求3的芯片装置，其中第一芯片配置成承载第一芯片顶侧和第一芯片底侧之间的垂直电流流动。8.根据权利要求3的芯片装置，其中第三芯片配置成承载第三芯片顶侧和第三芯片底侧之间的垂直电流流动。9.根据权利要求1的芯片装置，其中第一芯片布置在第一芯片载体上方，并且其中第一芯片经由在第一芯片背侧上方形成的至少一个接触垫而电连接到第一芯片载体。10.根据权利要求1的芯片装置，其中第一芯片经由导电介质电连接到第一芯片载体，该导电介质包括下述材料群组中的至少一种，该群组由下述构成：焊料、膏料、粘合剂。11.根据权利要求10的芯片装置，其中所述焊料是软焊料或扩散焊料，所述膏料是纳米膏料，并且所述粘合剂是导电粘合剂。12.根据权利要求1的芯片装置，其中第二芯片包括半导体逻辑芯片和半导体存储器芯片至少其一。13.根据权利要求12的芯片装置，其中半导体逻辑芯片包括来自由下述构成的群组的至少一种半导体逻辑器件：ASIC、驱动器、控制器、传感器。14.根据权利要求1的芯片装置，其中第二芯片背侧布置在第一芯片载体上方。15.根据权利要求1的芯片装置，其中第二芯片通过电绝缘介质与第一芯片载体电绝缘，该电绝缘介质包括下述材料群组中的至少一种，该群组由下述构成：粘合剂、环氧树脂、胶、膏料、电绝缘晶片背侧涂层。16.根据权利要求15的芯片装置，其中所述粘合剂是电绝缘粘合剂或粘合剂箔。17.根据权利要求1的芯片装置，其中第一芯片载体包括第一引线框载体，并且其中第二芯片载体包括第二引线框载体。18.根据权利要求1的芯片装置，其中第一芯片载体和第二芯片载体至少其一包括下述材料群组中的至少一种，该材料群组由下述构成：铜、镍、铁、银、金、钯、磷、铜合金、镍合金、铁合金、银合金、金合金、钯合金、磷合金。19.根据权利要求1的芯片装置，其中第一芯片载体和第二芯片载体至少其一包括下述材料群组中的至少一种，该材料群组由下述构成：NiPdAu、NiAu、NiPd、NiAuAg、NiPdAuAg、NiNiPPdAu、NiNiPAu、NiNiPPd、NiNiPAuAg、NiNiPPdAuAg。20.根据权利要求1的芯片装置，其中第一芯片载体和第二芯片载体至少其一包括这样的材料，其具有范围在2%至50%的孔隙度。21.根据权利要求1的芯片装置，进一步包括一个或多个电互连，配置成将第一芯片和第二芯片至少其一电连接到第三芯片。22.根据权利要求1的芯片装置，进一步包括一个或多个电互连，其中第一电互连配置成将在第一芯...

【专利技术属性】
技术研发人员：J马勒，A普吕克尔，R沃姆巴歇尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：