具有深槽结构的图形化应变PMOS器件及其制作方法技术

本发明专利技术涉及半导体技术。本发明专利技术解决了现有应变PMOSFET采用局部应变技术沟道应力分布不均匀，而采用全局应变技术器件设计灵活性较低的问题，提供了一种具有深槽结构的图形化应变PMOS器件及其制作方法，其技术方案可概括为：具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底、栅氧化层、源极扩展区、源极重掺杂区、漏极扩展区、漏极重掺杂区、栅极及侧墙，还包括位于有源区外侧的深隔离槽，仅位于沟道区下方的顶层应变硅及仅位于顶层应变硅下方的介质层，在深隔离槽、源极重掺杂区、漏极重掺杂区、栅极及侧墙的上表面覆盖有本征压应力氮化硅薄膜。本发明专利技术的有益效果是，沟道应力更大更均匀，适用于应变PMOS器件。

【技术实现步骤摘要】
具有深槽结构的图形化应变PMOS器件及其制作方法
本专利技术涉及半导体技术，特别涉及应变P沟道金属氧化物半导体场效应晶体管（PMOSFET）。
技术介绍
在半导体集成电路发展到超深亚微米的时代，通过采用应变硅技术可以提高半导体器件载流子迁移率和电流驱动能力。应变技术凭借其与传统工艺的兼容性与对性能大幅度的提升而备受关注。在P型金属氧化物半导体场效应晶体管（PMOSFET）的沟道中引入沿沟道长度方向的单轴压应力可以使器件性能获得提升；在平行于沟道平面内引入较大双轴张应力也可以使器件性能获得提升，且器件驱动能力随应力的增大而增大。目前的应变硅技术主要分为全局应变技术和局部应变技术。局部应变技术通常只在半导体器件的局部区域引入应力。局部应变技术主要有锗硅源漏（SiGeS/D）或碳硅源漏（SiCS/D），双应力层（应变氮化硅盖帽技术CESL），应力记忆技术（StressMemorizationTechnique，SMT）和浅槽隔离（ShallowTrenchIsolation，STI）等，现有局部应变MOS器件截面结构示意图如图1，其包半导体衬底1、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、锗硅或碳硅源漏8、源极重掺杂区9、漏极重掺杂区10、应变氮化硅盖帽层11、源极与漏极。其中应变淡化硅盖帽层11与锗硅或碳硅源漏8可同时也可单独运用于一个器件中。所述源极扩展区5及源极重掺杂区9并列设置在衬底1上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在衬底1上表面靠近漏极的位置，若该器件设置有锗硅或碳硅源漏8则一个锗硅或碳硅源漏8设置在源极重掺杂区9的上表面，并与源极扩展区5相接触，另一个锗硅或碳硅源漏8设置在漏极重掺杂区10的上表面，并与漏极扩展区6相接触，源极扩展区5及漏极扩展区6之间的衬底1上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围，浅槽隔离区2、锗硅或碳硅源漏8、侧墙7及栅极4的上表面覆盖有应变氮化硅盖帽层11。其中，沟道区既是指源极扩展区5及漏极扩展区6之间的区域。局部应变技术通常向沟道中引入单轴应力，其中单轴压应力能够在提升PMOS器件驱动能力的同时不带来其他性能的降低，如器件稳定性降低，阈值电压波动等；另外局部应变技术由于与CMOS技术具有良好的工艺制造兼容性以及制作方法简单，在提高半导体器件性能时只需要增加少量成本，因此受到业界广泛的青睐。但局部应变技术是间接的将应力转移到沟道区中，这个转移的过程必定存在一定程度的应力的衰减或释放，从而限制其主要应用于沟道长度小于130nm的小尺寸器件，且沟道平均应力较小，通常小于1GPa；对沟道长度大于130nm的器件，局部应变技术带来的器件性能提升并不明显。全局应变技术包括锗硅虚拟衬底，绝缘体上应变硅（SSOI），绝缘体上锗硅（SGOI）等，现有采用虚拟衬底全局应变MOS器件截面结构示意图如图2，其包括源极、漏极、衬底1、锗硅虚拟衬底12、应变硅层27、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、源极重掺杂区9、漏极重掺杂区10，所述锗硅虚拟衬底12设置在衬底1上表面，应变硅层27设置在锗硅虚拟衬底12上表面，源极扩展区5及源极重掺杂区9并列设置在应变硅层3上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在应变硅层3上表面靠近漏极的位置，源极扩展区5及漏极扩展区6之间的应变硅层上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，两个侧墙7分别设置在源极扩展区8或漏极扩展区10上方，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围。全局应变技术可向沟道区引入较大的双轴应力，通常大于1GPa，且其应力不受器件尺寸的限制。但衬底材料的制备工艺复杂，制造成本较高。通常在一个硅片上只能产生一种类型的应变，不能满足不同器件对不同应变的需求，器件设计灵活性较低。对于锗硅虚拟衬底，应变硅层27应力随弛豫锗硅层锗含量的增大而增大，而要制作高锗含量的弛豫锗硅层，锗硅层的厚度不能太小；另外顶层应变硅层27的临界厚度随弛豫锗硅层锗含量的增加而减小。若能将全局应变技术与局部应变技术结合，将全局应变技术应用于局部区域，向局部区域引入较大的应力，则可在有效提升器件性能的同时不降低器件设计的灵活性。
技术实现思路
本专利技术的目的是为克服目前应变PMOSFET采用局部应变技术沟道应力分布不均匀，而采用全局应变技术器件设计灵活性较低的缺点，提供一种具有深槽结构的图形化应变PMOS器件及其制作方法。本专利技术解决其技术问题，采用的技术方案是，具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底、栅氧化层、源极扩展区、源极重掺杂区、漏极扩展区、漏极重掺杂区、栅极及侧墙，其特征在于，还包括位于有源区外侧的深隔离槽，仅位于沟道区下方的顶层应变硅及仅位于顶层应变硅下方的介质层，所述深隔离槽、源极重掺杂区、漏极重掺杂区、栅极及侧墙的上表面覆盖有一层本征压应力氮化硅薄膜。具体的，所述深隔离槽的上表面到下表面的垂直距离至少为0.4μm。进一步的，所述深隔离槽为矩形。具体的，所述深隔离槽为梯形或阶梯型，所述梯形或阶梯形的长边位于深隔离槽的上表面。再进一步的，所述介质层为二氧化硅。具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，包括以下步骤：步骤01、在半导体衬底将制作器件的有源区外侧制作深隔离槽，其中深隔离槽深度不低于0.4um，采用干法刻蚀，深隔离槽刻蚀后先通过热氧化生长一层二氧化硅层，再淀积二氧化硅或者其他绝缘介质；步骤02、对深隔离槽之间的半导体衬底区域进行湿法刻蚀形成有源区，刻蚀深度大于0.2um，小于深隔离槽深度；步骤03、对有源区进行弛豫锗硅层淀积，淀积弛豫锗硅层的厚度不小于0.2um，而小于并接近有源区厚度；步骤04、在弛豫锗硅层上外延硅层形成顶层应变硅，其厚度大于15nm小于50nm；步骤05、在顶层应变硅中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层，并在非有源区淀积氮化硅刻蚀阻挡层；步骤06、以氮化硅为刻蚀阻挡层，对顶层应变硅层与弛豫锗硅层进行干法刻蚀，刻蚀总深度大于顶层应变硅厚度，小于顶层应变硅与弛豫锗硅层厚度之和；步骤07、采用湿法选择性刻蚀去除弛豫锗硅层，形成空洞区；步骤08、通过干法氧化在空洞区内硅界面上生长一定厚度的二氧化硅层，再向空洞区中填充二氧化硅层作为介质层；步骤09、去除氮化硅刻蚀阻挡层；步骤10、在顶层应变硅上热生长栅氧化层，在栅氧化层上淀积多晶硅，在多晶硅上淀积栅极氮化硅刻蚀阻挡层并进行栅刻蚀形成多晶硅栅电极，即栅极，再在栅氧化层、栅极及栅极氮化硅刻蚀阻挡层靠近源极及漏极的两侧制作氮化硅侧墙，再在非有源区淀积第二氮化硅刻蚀阻挡层；步骤11、通过淀积的氮化硅刻蚀阻挡层为掩膜下，对源漏区二氧化硅进行干法刻蚀去除，刻蚀深度大于等于源漏区二氧化硅层的最大厚度，形成源漏被刻蚀区域；步骤12、在源漏被刻蚀区域进行单晶硅外延；步骤13、去除第二氮化硅刻蚀阻挡层及栅极氮化硅刻蚀阻挡层掩膜，进行源极扩展区及漏极扩展区的掺杂，制作侧本文档来自技高网...

【技术保护点】
具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底（1）、栅氧化层（3）、源极扩展区（5）、源极重掺杂区（9）、漏极扩展区（6）、漏极重掺杂区（10）、栅极（4）及侧墙（24），其特征在于，还包括分别设置在有源区（14）外侧的深隔离槽（13）、仅位于沟道区下方的顶层应变硅（16）及仅位于顶层应变硅（16）下方的介质层（22），所述深隔离槽（13）、源极重掺杂区（9）、漏极重掺杂区（10）、栅极（4）及侧墙（24）的上表面覆盖有一层本征压应力氮化硅薄膜（25）。

【技术特征摘要】
1.具有深槽结构的图形化应变PMOS器件，包括源极、漏极、半导体衬底(1)、栅氧化层(3)、源极扩展区(5)、源极重掺杂区(9)、漏极扩展区(6)、漏极重掺杂区(10)、栅极(4)及侧墙(24)，其特征在于，还包括分别设置在有源区(14)外侧的深隔离槽(13)、仅位于沟道区下方的顶层应变硅(16)及仅位于顶层应变硅(16)下方的介质层(22)，所述深隔离槽(13)的上表面到下表面的垂直距离至少为0.4μm，所述深隔离槽(13)、源极重掺杂区(9)、漏极重掺杂区(10)、栅极(4)及侧墙(24)的上表面覆盖有一层本征压应力氮化硅薄膜(25)。2.根据权利要求1所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述深隔离槽(13)为矩形。3.根据权利要求1所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述深隔离槽(13)为梯形或阶梯形，所述梯形或阶梯形的长边位于槽型结构的上表面。4.根据权利要求1或2或3所述具有深槽结构的图形化应变PMOS器件，其特征在于，所述介质层(22)为二氧化硅。5.具有深槽结构的图形化应变PMOS器件的制作方法，其特征在于，包括以下步骤：步骤01、在半导体衬底(1)上将制作器件的有源区(14)外侧制作深隔离槽(13)，其中深隔离槽(13)深度不低于0.4um，采用干法刻蚀，深隔离槽(13)刻蚀后先通过热氧化生长一层二氧化硅层，再淀积二氧化硅或者其他绝缘介质；步骤02、对深隔离槽(13)之间的半导体衬底(1)区域进行湿法刻蚀形成有源区(14)，刻蚀深度大于0.2um，小于深隔离槽(13)深度；步骤03、对有源区(14)进行弛豫锗硅层(15)淀积，淀积弛豫锗硅层(15)的厚度不小于0.2um，而小于并接近有源区(14)厚度；步骤04、在弛豫锗硅层(15)上外延硅层形成顶层应变硅(16)并进行掺杂，其厚度大于15nm且小于50nm；步骤05、在顶层应变硅(16)中预计的沟道区位置上方淀积氮化硅刻蚀阻挡层(26)，并在非有源区淀积氮化硅刻蚀阻挡层(26)；步骤06、以氮化硅为刻蚀阻挡层，对顶层应变硅(16)与...

【专利技术属性】
技术研发人员：王向展，曾庆平，邹淅，甘程，刘斌，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：