一种栅堆叠结构和半导体器件制造技术

本实用新型专利技术涉及一种栅堆叠结构和半导体器件。该栅堆叠结构包括，栅介质层，形成于基底内的活性区和连接区上；栅极，形成于所述栅介质层上；以及，侧墙，环绕所述栅介质层和所述栅极；还包括：隔离介质层，所述隔离介质层仅位于所述活性区上，所述侧墙覆盖所述隔离介质层中相对的侧面，位于所述活性区上的所述隔离介质层的厚度大于位于所述连接区上的所述隔离介质层的厚度，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。均可减少栅极与第二接触孔之间发生短路的可能性，且可以与两次接触孔形成工艺兼容。

Gate stack structure and semiconductor device

The utility model relates to a grid stacking structure and a semiconductor device. The gate stack structure includes a gate dielectric layer, the active region is formed in the substrate and the connection area; a gate formed on the gate dielectric layer; and the side walls, surround the gate dielectric layer and the gate; also includes: the isolation dielectric layer, the dielectric layer only in isolation the active region and the side wall covering the opposite side surface of the dielectric layer in isolation, the isolation medium layer of the active region of the thickness is greater than in the connection of the isolation region on the dielectric layer thickness, the isolation dielectric layer is one or the combination of silica glass silicon nitride, silicon nitride, carbon doped or undoped or low dielectric constant materials in. The utility model can reduce the possibility of short circuit between the gate and the second contact hole, and can be compatible with the forming process of the two contact holes.

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及半导体
，具体来说，涉及一种栅堆叠结构和半导体器件。
技术介绍
随着半导体器件的临界尺寸越来越小，接触孔(CA)的尺寸也越来越小，且栅极和接触孔间的距离也随之减小。其中，国际上各主要半导体公司和研究组织竞相研发的课题之一为CMOS器件栅工程研究。通常，如图1所示，栅堆叠结构包括形成于基底10上的栅介质层20、形成于所述栅介质层20上的栅极40，以及，环绕所述栅介质层20和所述栅极40的侧墙30。其中，栅极40多选用金属栅极。其中，如图2所示，所述栅极40位于所述基底10的活性区12和连接区14上，位于所述活性区12上的所述栅极40用以调整器件性能，位于所述连接区14上的所述栅极40、形成于其上的接触孔16以及形成于所述活性区12上的所述接触孔18均用以形成金属互连。如图3所示，在形成栅堆叠结构后，将继续形成与所述栅堆叠结构等高的第一接触孔60，继而，在所述第一接触孔60上形成第二接触孔62 (所述第二接触孔62与第一接触孔60共同构成同一层间介质层50中的接触孔)，以形成第一层金属互连。将接触孔的形成过程一分为二 (本文件中简称为两次接触孔形成工艺)，利于降低刻蚀过程中接触孔的深宽比，减少刻蚀不 完全以及填充孔洞等缺陷。但是，在上述工艺中，结合图1及图2所示，由于所述第二接触孔62与位于所述活性区12的所述栅极40距离非常近，而实践中由于工艺的限制，易于在所述第二接触孔62与所述栅极40之间发生短路(如图3中虚线64所标示)。
技术实现思路
为了解决上述问题，本技术提供了一种栅堆叠结构及其制造方法，可减少第二接触孔与栅极之间发生短路的可能性；本技术提供了一种半导体器件及其制造方法，可减少半导体器件内第二接触孔与栅极之间发生短路的可能性。本技术提供的一种栅堆叠结构，包括，栅介质层，形成于基底内的活性区和连接区上；栅极，形成于所述栅介质层上；以及，侧墙，环绕所述栅介质层和所述栅极；其特征在于，还包括:隔离介质层，所述隔离介质层仅位于所述活性区上，所述侧墙覆盖所述隔离介质层中相对的侧面，位于所述活性区上的所述隔离介质层的厚度大于位于所述连接区上的所述隔离介质层的厚度，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。可选地，所述隔离介质层仅位于所述活性区上。可选地，在包含所述栅堆叠结构的器件中引入阻挡层时，所述隔离介质层材料与阻挡层材料不同。可选地，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。本技术提供的一种栅堆叠结构的制造方法，包括，在包含活性区和连接区的基底上形成栅介质层、形成于所述栅介质层上的栅极，以及环绕所述栅介质层和所述栅极的侧墙；还包括:去除部分厚度的所述栅极，被去除的位于所述活性区上的厚度大于位于所述连接区上的厚度，以暴露所述侧墙中相对的内壁；在所述栅极上形成隔离介质层，所述隔离介质层覆盖暴露的所述内壁。可选地，去除部分厚度的所述栅极的步骤为:仅去除位于所述活性区上的所述栅极的部分厚度。可选地， 在形成栅堆叠结构后引入阻挡层时，所述隔离介质层材料与阻挡层材料不同。可选地，所述隔离介质层为氮化硅、碳氮化硅、掺杂或未掺杂的氧化硅玻璃或者低介电常数介质材料中的一种或其组合。本技术提供的一种半导体器件，所述半导体器件包含上述栅堆叠结构。本技术提供的一种半导体器件的制造方法，包括，在基底上形成栅堆叠结构；在形成有所述栅堆叠结构的所述基底上形成金属互连；采用上述方法形成所述栅堆叠结构。与现有技术相比，采用本技术提供的技术方案具有如下优点:通过在所述栅极上嵌入隔离介质层，并使所述侧墙覆盖所述隔离介质层中相对的侧面，位于活性区上的所述隔离介质层的厚度大于位于连接区上的所述隔离介质层的厚度，既可以增加位于活性区中栅极与第二接触孔之间的垂直距离，并在所述栅极与所述第二接触孔之间形成隔离带，减小所述栅极与所述第二接触孔之间发生短路的可能性；对于位于所述连接区上的所述栅极而言，又可以通过调整所述隔离介质层的厚度，以使在其上形成的所述隔离介质层的厚度尽量地小，以在刻蚀第二接触孔时，可以与两次接触孔形成工艺兼容；通过使所述隔离介质层仅位于所述活性区上，可使在减小所述栅极与第二接触孔之间发生短路的可能性时，可使在位于所述连接区内的所述栅极上不再形成所述隔离介质层，在刻蚀第二接触孔时，可以与两次接触孔形成工艺更好地兼容；通过使所述隔离介质层材料与阻挡层材料不同，可在刻蚀所述阻挡层以形成第二接触孔时，对所述隔离介质层的损伤控制到最小，利于保证所述栅极与所述第二接触孔之间的隔离效果。附图说明图1所示为现有技术中栅堆叠结构的结构示意图；图2所示为现有技术中器件结构的俯视图；图3所示为现有技术中形成第一层金属互连后的结构示意图；图4所示为活性区中本技术栅堆叠结构第一实施例的结构示意图；图5所示为连接区中本技术栅堆叠结构第一实施例的结构示意图；图6所示为活性区中本技术栅堆叠结构第二实施例的结构示意图；图7所示为连接区中本技术栅堆叠结构第二实施例的结构示意图；图8至图16所示为施行本技术栅堆叠结构的制造方法第一实施例各步骤时的中间结构示意图；图17至图18所示为施行本技术栅堆叠结构的制造方法第一实施例后获得的结构俯视图；图19至图21所示为施行本技术栅堆叠结构的制造方法第二实施例各步骤时的中间结构示意图。具体实施方式下文的公开提供了许多不同的实施例或例子以实现本技术提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本技术提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本技术要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。如图4所示，在本技术栅堆叠结构的第一实施例中，所述栅堆叠结构包括:形成于基底100上的栅介质层120、形成于所述栅介质层120上的栅极，以及，环绕所述栅介质层120和所述栅极的侧墙160 ;所述栅极包括功函数金属层140、金属层142和辅助金属层144，所述功函数金属层140形成于所述栅介质层120上并向所述侧墙160的内壁延伸，所述金属层142形成于所述功函数金属层140上，所述辅助金属层144形成于所述金属层142上，所述辅助金属层144的电阻率小于所述金属层142的电阻率，仅在位于所述基底内活性区的所述辅助金属层144上还形成有隔离介质层164，所述侧墙160覆盖所述隔离介质层164中相对的侧面。其中，所述基底100意指已经历处理操作的衬底，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，被所述浅沟槽隔离区包围的区域为活性区，用以形成控制器件性能的栅极、源漏区及部分金属互连；在所述浅沟槽隔离区上也形成有栅极，所述栅极用以替代位于所述活性区的所述栅极完成金属互连，因此，本文件内，将完成金属互本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.04.07 CN 201010142125.X1.一种栅堆叠结构，包括， 栅介质层，形成于基底内的活性区和连接区上； 栅极，形成于所述栅介质层上；以及， 侧墙，环绕所述栅介质层和所述栅极； 其特征在于，还包括: 隔离介质层，所述隔离介质层仅位于所述活性区上，所述侧墙覆盖所述隔离介质层中相对的侧面，位于所述活性区...

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：
国别省市：