沟槽的形成方法及半导体结构技术

本发明专利技术提供了一种沟槽的形成方法及半导体结构，其中，所述沟槽的形成方法包括：提供半导体衬底；在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。通过本发明专利技术提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅材料或绝缘材料填充的沟槽。

【技术实现步骤摘要】

本专利技术涉及集成电路制造工艺，特别涉及一种沟槽的形成方法及半导体结构。
技术介绍
沟槽(Trench)结构的功率器件是目前最流行的功率开关器件之一，它采用在沟槽侧壁生长栅氧化层并填充多晶硅形成栅极，这种沟槽栅结构大大提高了功率器件平面面积的利用效率，使得单位面积可获得更大的器件单元沟道宽度和电流密度，从而使器件获得更大的电流导通能力。但是，在普通的沟槽结构中，通常沟槽侧壁与沟槽底部为垂直关系，因此，在对沟槽进行填充的过程中，当沟槽上部填充完成时，沟槽下部仍然存在空隙，不能理想填充。为了便于填充所述沟槽，较佳的，所述沟槽为倾斜沟槽(sloped trench),具体的,请参考图1。如图1所示，在半导体衬底10中形成有沟槽11，所述沟槽11的侧壁110为倾斜侧壁(或者说所述沟槽11的侧壁110与所述半导体衬底表面的夹角a的角度大于O度且小于90度)，即所述沟槽11为倾斜沟槽。由于所述沟槽11具有开口大、底部小的特点(即所述沟槽11为倾斜沟槽)，由此填充所述沟槽11时，在用于形成功率器件栅极时，能够方便且高质量的将多晶硅材料填充至所述沟槽11中，而在用于浅沟道隔离时，能够方便且高质量的将绝缘材料填充至所述沟槽11中。现有工艺中，主要借助侧墙结构(spacer)形成倾斜沟槽。如图2所示，在形成沟槽之前，先形成图案化的掩膜层12，所述图案化的掩膜层12具有开口 120，所述开口 120中形成有侧墙结构13。由此，通过刻蚀工艺在所述半导体衬底10中形成沟槽时，由于侧墙结构13相对掩膜层12较薄，其所起的遮挡作用也较弱，从而能够形成倾斜沟槽。现有工艺以及一些公开的专利文献(例如，专利号为5945352的美国授权专利；专利号为6033968的美国授权专利)中，基本都用到了侧墙结构这一技术，但是，这一技术增加了工艺及材料成本(其往往需要多一道光罩或者成膜技术)，从而提高了集成电路制造的成本。因此，提供一种工艺简单、成本低廉的方法形成沟槽且所述沟槽能够便于多晶硅材料或绝缘材料的填充，成了本领域技术人员亟待解决的问题。
技术实现思路
本专利技术的目的在于提供一种沟槽的形成方法及半导体结构，以解决现有工艺形成沟槽时，工艺复杂、制造成本高的问题。为解决上述技术问题，本专利技术提供一种沟槽的形成方法，包括:提供半导体衬底；在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为IOOnm 400nm ；以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的材料为二氧化硅。可选的，在所述的沟槽的形成方法中，在所述半导体衬底上形成图案化的硬掩膜层包括:在所述半导体衬底上形成硬掩膜层；在所述硬掩膜层上形成图案化的光阻层，所述图案化的光阻层具有开口 ；以所述图案化的光阻层为掩膜，刻蚀所述硬掩膜层，形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口。可选的，在所述的沟槽的形成方法中，所述沟槽包括靠近半导体衬底表面的第一侧壁及与所述第一侧壁相连的第二侧壁，其中，所述第一侧壁与所述半导体衬底表面的夹角的角度为锐角。可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为IOOnm llOnm，所述第一侧壁与所述半导体衬底表面的夹角的角度为15度 18度。可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为150nm 160nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为30度 33度。可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为200nm 210nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为45度 48度。可选的，在所述的沟槽的形成方法中，所述图案化的硬掩膜层的厚度为290nm 300nm，所述第一侧壁与所述半导体衬底表面的夹角的角度为72度 75度。本专利技术还提供一种半导体结构，包括:半导体衬底；形成于所述半导体衬底中的沟槽，所述沟槽包括靠近半导体衬底表面的第一侧壁及与所述第一侧壁相连的第二侧壁，其中，所述第一侧壁与所述半导体衬底表面的夹角的角度为锐角；及形成于所述沟槽中的多晶硅层或隔离层。可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为15度 18度。可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为30度 33度。可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为45度 48度。可选的，所述的半导体结构中，所述第一侧壁与所述半导体衬底表面的夹角的角度为72度 75度。专利技术人发现，在以厚度为IOOnm 400nm的图案化的硬掩膜层为掩膜,刻蚀半导体衬底的过程中，靠近开口处的图案化的硬掩膜层易于损伤，从而不能很好的保护其下的半导体衬底，由此能够形成开口大、底部小的沟槽,在形成功率器件的栅极时,可方便且高质量的将多晶硅材料填充至所述沟槽中，或者在形成浅沟槽隔离时，可方便且高质量的将绝缘材料填充至所述沟槽中。通过本专利技术提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅材料或绝缘材料填充的沟槽。附图说明图1是现有技术形成的沟槽示意图；图2是现有技术中利用侧墙结构形成沟槽的示意图；图3是本专利技术实施例的沟槽的形成方法的流程示意图；图4a 4g是本专利技术实施例的沟槽的形成方法所形成的结构的示意图。具体实施例方式以下结合附图和具体实施例对本专利技术提出的沟槽的形成方法及半导体结构作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。请参考图3，其为本专利技术实施例的沟槽的形成方法的流程示意图。如图3所示，所述沟槽的形成方法包括:S30:提供半导体衬底；S31:在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为IOOnm 400nm ；S32:以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。专利技术人发现，在以厚度为IOOnm 400nm的图案化的硬掩膜层为掩膜，刻蚀半导体衬底的过程中，靠近开口处的图案化的硬掩膜层易于损伤，从而不能很好的保护其下的半导体衬底，由此能够形成开口大、底部小的沟槽，在用于形成功率器件的栅极时，可方便且高质量的将多晶硅材料填充至所述沟槽中。由此，通过本实施例提供的沟槽的形成方法，无需增加制造工艺、也不增加材料成本，能够通过工艺简单、成本低廉的方法形成有利于多晶硅填充的沟槽，用于形成功率器件的栅极。同样地，本专利技术实施例的沟槽的形成方法可用于将绝缘材料(例如，氧化物材料)方便、高质量地填充到所述沟槽中，从而起到沟槽隔离的作用。具体的，请参考图4a 4g，其为本专利技术实施例的沟槽的形成方法所形成的结构的示意图。在本实施例中，以所述沟槽用于形成功率器件的栅极为例，具体的示出了沟槽的形成方法，具体包括:如图4a所示,提供半导体衬底40，所述半导体衬底40可包括硅衬底。接着，如图4b所示，在所述半导体衬底40上形成硬掩膜层41，所述硬掩膜层可以选用氧化物或氮化物材料，优选本文档来自技高网...

【技术保护点】
一种沟槽的形成方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成图案化的硬掩膜层，所述图案化的硬掩膜层具有开口，所述图案化的硬掩膜层的厚度为100nm～400nm；以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：童亮，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：