移除氧化层的半导体制作工艺制造技术

本发明专利技术公开一种移除氧化层的半导体制作工艺，其步骤包含提供一含有隔离结构与垫氧化层的基底、进行一干式清洗制作工艺与一湿式清洗制作工艺来移除该垫氧化层、形成一牺牲氧化层于该基底上、进行一离子注入步骤以在该隔离结构两旁形成掺杂阱区。

【技术实现步骤摘要】

本专利技术涉及一种半导体制作工艺，更特别言之，其涉及一种使用干蚀刻制作工艺 加上湿蚀刻制作工艺来蚀刻氧化层的半导体制作工艺。
技术介绍
传统习用的局部娃氧化(Local Oxidation of Silicon, LOCOS)隔离法由于鸟_ (birds beak)效应与表面不平坦的限制，在250纳米(nm)以下的电路制作多已被浅沟槽隔 离结构(Shallow Trench Isolation, STI)所取代。浅沟槽隔离结构虽然能提高元件的积 成度，但制作工艺中衍生许多问题仍须加以解决，以免造成元件电性与隔离效果恶化。例如，就现今常用的半导体制作工艺而言，在整个制作的制作工艺期间，常需要进 行许多湿蚀刻制作工艺去除氧化物或在进行沉积薄膜前清理基底表面，例如以稀释氢氟酸 (Diluted HF，DHF)的蚀刻清洗。湿蚀刻制作工艺在实作上容易因为过度蚀刻而在同样具 有氧化物等材质的浅沟槽隔离结构的边缘处形成一凹陷区(一般称为STI divot)。此凹陷 区特征在湿蚀刻步骤越多的情况下愈为明显。图1所绘示者即为一现有浅沟槽隔离结构的截面示意图。如图1所示，基底110之 间形成有一浅沟槽隔离结构120，而浅沟槽隔离结构120顶面的两侧边缘处会因为过度蚀 刻之故而形成凹陷区Dl及D2。当栅极结构跨过浅沟槽隔离结构120边缘时，栅极导体在浅 沟槽隔离结构120边缘会陷在凹陷区Dl及D2中，因而造成局部电场增强，使得元件区边际 的晶体管特性提早引发，造成栅极电压(Vg)与漏极电流(Id)的对数曲线，亦即log Id-Vg 曲线的次临界区(sub-threshold region)出现一肿起(hump)现象。更甚者，当凹陷区Dl 及D2扩大，以至二凹陷区Dl及D2连结在一起，甚至降低浅沟槽隔离结构120的高度H时， 更可能促使跨过浅沟槽隔离结构120边缘的栅极结构桥接在一起，造成短路。并且，随着半 导体元件尺寸日益缩小的趋势，当通道宽度变小时，此现象更为明显，使得元件的临界电压 (threshold voltage, Vth)值下降。故此，如何解决上述隔离结构两侧边缘部位因为氧化层的蚀刻制作工艺所产生的 凹陷问题，是为目前业界亟需面对与克服的课题。
技术实现思路
为了改善现有的隔离结构在经过蚀刻制作工艺后容易出现凹陷(divot)的问题， 本专利技术提出了一种改良的半导体制作工艺，其步骤中以干式清洗制作工艺与湿式清洗制作 工艺来取代传统湿蚀刻制作工艺，可避免隔离结构产生凹陷特征进而影响到半导体元件的 电性表现等问题。本专利技术的目的之一为提供一种移除氧化层的半导体制作工艺，其步骤包含有提供 一基底，该基底包含一隔离结构将该基底区分为一第一区与一第二区以及一垫氧化层位于 该第一区以及该第二区的表面，一干式清洗制作工艺与一湿式清洗制作工艺会被依序用来 移除该垫氧化层，之后再形成一牺牲氧化层于该第一区以及该第二区上，以及进行一离子注入步骤以在该第一区与第二区形成掺杂阱(井)区。本专利技术的另一目的为提供一种移除氧化层的半导体制作工艺，其步骤包含有提供 一基底，该基底包含一隔离结构将该基底区分为一第一区以及一第二区以及一垫氧化层位 于该第一区以及该第二区的表面，一第一移除制作工艺用来移除该垫氧化层，之后形成一 牺牲氧化层于该第一区以及该第二区上，再进行一离子注入步骤以在该第一区与第二区形 成各别的掺杂阱区，以及再进行一第二移除制作工艺来移除该多个牺牲氧化层，其中该第 一移除制作工艺与该第二移除制作工艺的至少其中一者会包含一干蚀刻制作工艺。无疑地，本专利技术的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述 的较佳实施例细节说明后将变得更为显见。附图说明本说明书含有附图并于文中构成了本说明书的一部分，俾使阅者对本专利技术实施例 有进一步的了解。该些图示描绘了本专利技术一些实施例并连同本文描述一起说明了其原理。图1为现有技术中一现有浅沟槽隔离结构的截面示意图2 图11所绘示的为根据本专利技术实施例的半导体制作流程的截面示意图，其 中:图2为根据本专利技术一实施例的半导体制作流程中的隔离沟槽蚀刻步骤的截面示 意图3描绘出根据本专利技术一实施例中一隔离沟槽的截面示意图4为根据本专利技术一实施例的半导体制作流程中隔离结构形成步骤的截面示意 图5为根据本专利技术一实施例的半导体制作流程中用一干式清洗制作工艺与一湿 式清洗制作工艺来去除垫氧化层的步骤的截面示意图6描绘出根据本专利技术一实施例中一隔离沟槽与其上所形成的牺牲氧化层的截 面示意图7为根据本专利技术一实施例的半导体制作流程中定义掺杂阱区的离子注入步骤 的截面示意图8描绘出根据本专利技术一实施例中隔离结构与其两旁的掺杂阱区的截面示意图9为根据本专利技术一实施例的半导体制作流程中用一干式清洗制作工艺与一湿 式清洗制作工艺来去除牺牲氧化层的步骤的截面示意图10为根据本专利技术一实施例的半导体制作流程中形成栅极介电层的步骤的截面 示意图11描绘出根据本专利技术一实施例中隔离结构与其两旁所形成的掺杂阱区及栅极 介电层等结构的截面示意图12为利用现有技术的半导体制作工艺所作出的隔离结构在在穿透式电子显微 镜下的截面照片；图13为利用本专利技术的半导体制作工艺所作出的隔离结构在穿透式电子显微镜下 的截面照片。需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言 会用来标示修改后或不同实施例中对应或类似的特征。主要元件符号说明110 基底120浅沟槽隔离结构210/210，基底220垫氧化层230氮化层240光致抗蚀剂层250 沟槽260隔离结构270牺牲氧化层280光致抗蚀剂层290a/290b 掺杂阱区300介电层310光致抗蚀剂层Pl蚀刻制作工艺P2第一干式清洗制作工艺P3第一湿式清洗制作工艺P4离子注入制作工艺P5第二干式清洗制作工艺P6第二湿式清洗制作工艺P7湿蚀刻制作工艺具体实施方式图2-图11所绘示者为根据本专利技术一实施例的半导体制作流程的截面示意图。 请参阅图2-图11。首先，如图2所示，一基底210被提供来在其上依序成长一垫氧化层 220与一氮化层230，之后再以光刻制作工艺形成一图案化光致抗蚀剂层240并定义出一 隔离区A。垫氧化层220作为基底210与氮化层230之间的应力缓冲层，其厚度约为数十 至数百埃(Angstrom，A )，而氮化层230则用作为蚀刻掩模以及后续化学机械研磨(CMP) 步骤所需的停止层，其厚度约为数百至数千A。关于上述垫氧化层220与氮化层230的 细节将于后述实施例中将有进一步的说明。在本专利技术实施例中，基底210可为如硅基底 (silicon substrate)、含娃基底、外延娃(epitaxial silicon substrate)、娃错半导体基 底(silicon germanium substrate)、碳化娃基底(silicon carbide substrate)或覆娃绝 缘基材(silicon-on-1nsulator，SOI)等半导体基底。本实施例中，基底210为一硅基底， 垫氧化层220为一二氧化硅层，而氮化层230则为一氮化硅层。在本专利技术的其他实施例中， 光致抗蚀剂层240下方可具有抗反射本文档来自技高网...

【技术保护点】
一种移除氧化层的半导体制作工艺，包含有：提供一基底，该基底包含一隔离结构以及一垫氧化层，该隔离结构至少将该基底区分为一第一区以及一第二区，且该垫氧化层位于该第一区以及该第二区的表面；进行一干式清洗制作工艺与一湿式清洗制作工艺来移除该垫氧化层；形成一牺牲氧化层于该第一区以及该第二区上；以及进行一离子注入步骤以在该第一区与第二区形成各别的掺杂阱区。

【技术特征摘要】
1.一种移除氧化层的半导体制作工艺，包含有:提供一基底，该基底包含一隔离结构以及一垫氧化层，该隔离结构至少将该基底区分为一第一区以及一第二区，且该垫氧化层位于该第一区以及该第二区的表面；进行一干式清洗制作工艺与一湿式清洗制作工艺来移除该垫氧化层；形成一牺牲氧化层于该第一区以及该第二区上；以及进行一离子注入步骤以在该第一区与第二区形成各别的掺杂阱区。2.如权利要求1所述的半导体制作工艺，其中该干式清洗制作工艺包含一含三氟化氮以及氨的干式清洗制作工艺。3.如权利要求1所述的半导体制作工艺，其中该干式清洗制作工艺包含SiCoNi的远距等离子体(remote plasma)干式清洗制作工艺。4.如权利要求1所述的半导体制作工艺，其中该湿式清洗制作工艺包含一含氢氟酸的湿式清洗制作工艺。5.如权利要求4所述的半导体制作工艺，其中该含氢氟酸的清洗制作工艺的制作工艺时间为数秒至数十秒。6.如权利要求1所述的半导体制作工艺，其中该牺牲氧化层包含以热氧化制作工艺形成。7.如权利要求6所述的半导体制作工艺，其中该牺牲氧化层包含以快速热氧化制作工艺形成。8.如权利要求1所述的半导体制作工艺，其中该隔离结构包含一浅沟槽隔离结构或一场氧化层。9.如权利要求8所述的半导体制作工艺，其中该浅沟槽隔离结构包含以高深宽比制作工艺(high aspect ratio process, HARP)、高密度等离子体化学气相沉积法 (high density plasma chemical vapor deposition, HDPCVD)、或常压化学气相沉积法 (atmosphere pressure chemical vapor deposition, APCVD)形成。10.如权利要求1所述的半导 体制作工艺，其中该垫氧化层的厚度为数十至数百A。11.如权利要求1所述的半导体制作工艺，其中该牺牲氧化层的厚度介于数十A~ 110A。12.如权利要求1所述的半导体制作工艺，其中在移除该牺牲氧化层之后，还包含形成一栅极介电层。13.如权利要求12所述的半导体制作工艺，其中在形成该栅极介电层之后还包含进行一缓冲氧化物蚀刻(Buffered oxide etch, BOE)制作工艺。14.如权利要求1所述的半导体制作工艺，其中在进行该湿式清洗制作工艺之后，还包含进行一碱性标准清洗制作工艺(Standard clean I, SCI)。15.如权利要求1所述的半导体制作工艺，其中在进行该湿式清洗制作工艺之后，还包含进行一酸性标准清洗制作工艺(Standard clean 2, SC2)。16.一种移除氧化层的半导体制作工艺，包含有:提供一基底，该基底包含一隔离结构以及一垫氧化层，该隔离结构至少将该基底区分为一第一区以及一第二区，且该垫氧化层位于...

【专利技术属性】
技术研发人员：宣腾竣，郭敏郎，简金城，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：