半导体结构及其制作工艺制造技术

本发明专利技术公开一种半导体结构及其制作工艺，该半导体结构包含有一介电层、一钛层、一氮化钛层以及一金属。介电层设置于一基底上，其中介电层具有一通孔。钛层覆盖通孔，其中钛层具有小于1500Mpa(兆帕)的拉伸应力。氮化钛层顺应地覆盖钛层。金属填满通孔。本发明专利技术还提出一种半导体制作工艺，用以形成此半导体结构。此半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上，其中介电层具有一通孔。接着，形成一钛层，顺应地覆盖通孔，其中钛层具有小于500Mpa的压缩应力。接续，形成一氮化钛层，顺应地覆盖钛层。而后，填入一金属于通孔中。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构及其制作工艺，且特别是涉及一种形成具有小于500Mpa的压缩应力的钛层的半导体结构及其制作工艺。
技术介绍
在集成电路的制造过程中，场效晶体管(field effect transistor)是一种极重要的电子元件，而随着半导体元件的尺寸越来越小，晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的晶体管。现有的晶体管制作工艺是在基底上形成栅极结构之后，再于栅极结构相对两侧的基底中形成轻掺杂漏极结构(lightly doped drain, LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁做为掩模，进行离子注入步骤，以于基底中形成源极/漏极区。而为了要将晶体管的栅极、源极、与漏极适当电连接于电路中，因此需要形成接触插塞(contact plug)来进行导通。接触插塞中还形成有阻障层围绕其中的低电阻率材料以防止低电阻率材料向外扩散至其他区域。随着半导体元件尺寸的缩小，在接触洞(contact hole)中填入阻障层以及低电阻率材料以形成接触插塞，并维持甚至提升半导体元件的效能，即为目前业界发展的目标之一。
技术实现思路
本专利技术的目的在于提供一种半导体结构及其制作工艺，其先形成具有小于500Mpa的压缩应力的钛层，然后再形成氮化钛层，以避免形成氮化钛层的制作工艺高温使所形成的半导体结构产生气泡而引发碎屑，污染其他区域的结构。为达上述目的，本专利技术提出一种半导体结构，包含有一介电层、一钛层、一氮化钛层以及一金属。介电层设置于一基底上，其中介电层具有一通孔。钛层覆盖通孔，其中钛层具有小于1500Mpa(兆帕)的拉伸应力。氮化钛层顺应地覆盖钛层。金属填满通孔。本专利技术提出一种半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上，其中介电层具有一通孔。接着，形成一钛层，顺应地覆盖通孔，其中钛层具有小于500Mpa的压缩应力。接续，形成一氮化钛层，顺应地覆盖钛层。而后，填入一金属于通孔中。基于上述，本专利技术提出一种半导体结构及其制作工艺，其形成具有小于500Mpa的压缩应力的钛层，因而即便经过后续的制作工艺高温，例如形成氮化钛层于钛层上的制作工艺高温，或者形成金属硅化物于源/漏极中的制作工艺高温，仍可使钛层维持为具有小于1500Mpa(兆帕)的拉伸应力。如此，本专利技术可避免因制作工艺的高温，促使所形成的半导体结构产生气泡而引发碎屑，因而污染其他区域的结构，降低良率。【附图说明】图1-图8为本专利技术一第一实施例的半导体制作工艺的剖面示意图；图9-图10为本专利技术一第二实施例的半导体制作工艺的剖面示意图。符号说明10:绝缘结构20、20a:盖层110:基底122:介电层124:功函数层126:低电阻率材料132:轻掺杂源/漏极134:源 / 漏极136:外延结构140:接触洞蚀刻停止层150、150a、180、280:介电层162、162a、292a、292b:钛层164、164a、294a、294b:氮化钛层166、166a、296a、296b:金属170,270:金属硅化物C:栅极通道Cl、C2、C3、C4:接触插塞G:栅极M:M0S 晶体管Pl:清洗制作工艺P2:退火制作工艺S1、S2:顶面T1、T2、T3:顶部V、V1、V2:通孔【具体实施方式】图1-图8绘示本专利技术一第一实施例的半导体制作工艺的剖面示意图。如图1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆绝缘(silicon-on-1nsulator, SOI)基底等半导体基底。形成绝缘结构10于基底110中，以电性绝缘各MOS晶体管。绝缘结构10可例如为一浅沟槽绝缘结构。形成一 MOS晶体管M于基底110上/中。MOS晶体管M可包含一栅极G位于基底上。在本实施例中，栅极G为一金属栅极,其由一牺牲栅极,例如一多晶娃栅极，经由一金属栅极置换(metal gate replacement)制作工艺所形成,但本专利技术不以此为限。在其他实施例中，栅极G也可为一多晶硅栅极，视实际需要而定。栅极G又可包含一堆叠结构，其由下而上包含一介电层122，一功函数层124以及一低电阻率材料126。介电层122可包含一选择性阻障层(未绘示)以及一高介电常数介电层，其中选择性阻障层可例如为一氧化层，其例如以一热氧化制作工艺或一化学氧化制作工艺形成，而高介电常数介电层例如为一含金属介电层，其可包含有铪(Hafnium)氧化物、错(Zirconium)氧化物,但本专利技术不以此为限。更进一步而言，高介电常数栅极介电层可选自氧化铪(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfS14)、娃酸給氮氧化合物(hafniumsilicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanumoxide, La2O3)、氧化组(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide, Y2O3)、氧化错(zirconium oxide, ZrO2)、钦酸银(strontium titanate oxide, SrT13)、娃酸错氧化合物(zirconium silicon oxide, ZrSi04)、错酸給(hafnium zirconium oxide, HfZrO4)、银秘组氧化物(strotium bismuth tantalate, SrBi2Ta2O9, SBT)、错钦酸铅(lead zirconatetitanate, PbZrxTi1 x03, PZT)与钦酸钡银(barium strontium Titanate, BaxSr1 xTi03, BST)所组成的群组。功函数层124可为单层结构或复合层结构，例如由氮化钛(titaniumnitride, TiN)、碳化钦(titanium carbide, TiC)、氮化组(tantalum nitride, TaN)、碳化组(tantalum carbide, TaC)、碳化鹤(tungsten carbide, WC)、招化钦(钦 taniumaluminide, TiAl)或氮化招钦(aluminum titanium nitride, TiAlN)等所组成。低电阻率材料126可由招、鹤、钛招合金(钛Al)或钴鹤磷化物(cobalt tungsten phosphide,CoffP)等低电阻材料所构成。阻障层可选择性形成于介电层122、功函数层124或低电阻率材料126之间,其中阻障层例如为氮化钽(tantalum nitride, TaN)、氮化钛(titaniumnitride, TiN)等的单层结构或复合层结构。MOS晶体管M可还包含一间隙壁(未绘示)位于金属栅极G侧边的基底110上，以及一轻掺杂源/漏极132、一源/漏极134以及一外延结构136于金属栅极G(或者间隙壁)侧边的基底110中。轻掺杂源/漏极132以及源/漏极134的掺杂杂质可为例如硼等三价离子，本文档来自技高网...

【技术保护点】
一种半导体结构，包含有：介电层，设置于一基底上，其中该介电层具有一通孔；钛层，覆盖该通孔，其中该钛层具有小于1500Mpa(兆帕)的拉伸应力；氮化钛层顺应地覆盖该钛层；以及金属，填满该通孔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：洪庆文，张宗宏，李怡慧，黄志森，陈意维，许家彰，黄信富，吴俊元，邹世芳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71