反调STI形成制造技术

一种方法，包括：在衬底上方形成硬掩模，图案化硬掩模以形成第一多个沟槽，以及在第一多个沟槽内填充有介电材料以形成多个介电区域。从多个介电区域之间去除硬掩模，其中，通过去除硬掩模留下第二多个沟槽。实施外延步骤以在第二多个沟槽内生长半导体材料。本发明专利技术还提供了反调STI形成。

【技术实现步骤摘要】

本专利技术一般地涉及半导体领域，更具体地来说，涉及一种STI形成方法。
技术介绍
在集成电路的形成中，半导体晶圆中采用浅沟槽隔离(STI)区域以限定有源区域。然后，可以在有源区域的表面处形成集成电路器件，诸如晶体管。在现有的STI形成工艺中，通过首先在硅衬底中形成沟槽来形成STI区域。沟槽的形成包括:在硅衬底上方形成焊盘氧化物层，和在焊盘氧化物层上方形成氮化硅层。然后，蚀刻氮化硅层、焊盘氧化物层和硅衬底，从而形成沟槽。沟槽填充有介电材料。然后，实施化学机械抛光(CMP)以去除氮化硅层上方的多余的介电材料。因此，留下在硅衬底中的介电材料的部分形成STI区域。STI区域之间的硅衬底的部分为有源区域。然后，去除剩余的氮化硅层和焊盘氧化物层。已经发现，在某些工艺中，如在双图案化工艺中，STI区域的厚度不一致。较大的STI区域和较小的STI区域在厚度上可能具有显著差异。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包括:在衬底上方形成硬掩模；图案化所述硬掩模以形成第一多个沟槽；在所述第一多个沟槽中填充有介电材料，以形成多个介电区域；从所述多个介电区域之间去除所述硬掩模，其中，由去除的硬掩模留下第二多个沟槽；以及实施外延步骤，以在所述第二多个沟槽内生长半导体材料。在该方法中，图案化所述硬掩模的步骤包括:在所述硬掩模上方形成芯轴层；图案化所述芯轴层，以形成多个芯轴；形成隔离层，所述隔离层包括:所述多个芯轴的顶面上方的顶部，和所述多个芯轴的侧壁上的侧壁部；蚀刻所述隔离层，以去除所述隔离层的所述顶部，其中，将所述隔离层的所述侧壁部的部分保持为未蚀刻；以及使用所述隔离层的所述侧壁部的部分作为蚀刻掩模，蚀刻所述硬掩模。该方法进一步包括:在形成所述硬掩模的步骤之前，在所述衬底上方形成焊盘氧化物层；以及在去除所述硬掩模步骤之后，和在实施所述外延步骤之前，蚀刻所述焊盘氧化物层的部分，以暴露所述衬底的顶面。在该方法中，所述衬底包括半导体材料。在该方法中，所述衬底和在所述外延步骤中生长的所述半导体材料由基本上相同的材料形成。在该方法中，所述衬底是晶体硅衬底，且所述半导体材料由晶体硅形成。该方法进一步包括，在所述半导体材料中的一个的顶面处形成晶体管。根据本专利技术的另一方面，提供了一种方法，包括:在半导体衬底上方形成焊盘氧化物层；在所述焊盘氧化物层上方形成硬掩模；在所述硬掩模上方形成芯轴层；实施第一光刻工艺，以图案化所述芯轴层，并形成多个芯轴；形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴侧壁上的侧壁部；图案化所述隔离层，以留下所述隔离层的所述侧壁部；蚀刻所述硬掩模和所述焊盘氧化物层，以形成硬掩模图案和焊盘氧化物图案，其中，使用所述隔离层的所述侧壁部作为蚀刻掩模，实施所述蚀刻步骤；去除所述隔离层的所述侧壁部；在所述硬掩模图案和所述焊盘氧化物图案之间的间隙内填充有介电材料；去除所述硬掩模图案和所述焊盘氧化物图案；以及实施外延工艺，以在由去除的所述硬掩模图案和所述焊盘氧化物图案所留下的间隙中生长半导体材料。在该方法中，图案化所述隔离层的步骤包括两次光刻工艺。在该方法中，填充所述间隙的步骤包括:旋涂步骤，和在所述旋涂步骤之后，用于固化所述介电材料的固化步骤。在该方法中，在所述外延步骤之后，所述半导体材料的顶面大体上与所述的介电材料的顶面平齐。该方法进一步包括:在所述间隙填充有所述介电材料的步骤之后，实施平坦化工艺，从而使所述介电材料的顶面和所述硬掩模图案的顶面平齐；以及在所述平坦化工艺之后，实施退火工艺，以对介电材料进行退火。在该方法中，所述硬掩模包括多晶硅。在该方法中，所述硬掩模包括氮化硅。根据本专利技术的又一方面，提供了一种方法，包括:在半导体衬底的顶面上方形成电介质图案，其中，通过所述电介质图案之间的间隙，暴露所述半导体衬底的部分；以及实施外延工艺，以在所述间隙中生长外延区域，其中，所述外延区域从所述半导体衬底生长，并且其中，所述外延区域和所述半导体衬底由基本上相同的半导体材料形成。在该方法中，所述半导体衬底是晶体硅衬底，且所述外延区域是晶体硅区域。在该方法中，形成所述电介质图案的步骤包括:在所述半导体衬底上方形成硬掩模图案；在所述硬掩模图案之间的间隙填充有介电材料；以及实施平坦化工艺，以使所述介电材料的顶面和所述硬掩模图案的顶面平齐；其中，在所述平坦化工艺之后，所述介电材料剩余的部分形成电介质图案。在该方法中，形成所述硬掩模图案的步骤包括:在所述半导体衬底上方形成硬掩模；在所述硬掩模上方形成芯轴层；实施第一光刻工艺，从而图案化所述芯轴层，并形成多个芯轴；形成隔离层，其中，所述隔离层包括所述芯轴上方的顶部，和所述芯轴的侧壁上的侧壁部；图案化所述隔离层，从而至少留下所述隔离层的一些侧壁部；以及使用所述隔离层的剩余部分作为蚀刻掩模，蚀刻所述硬掩模，以形成硬掩模图案。在该方法中，所述硬掩模图案包括多晶硅。该方法进一步包括:在所述外延区域中的一个的顶面处形成晶体管。附图说明为了更完整地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1至图13是根据各个实施例制造浅沟槽隔离(STI)区域和有源区域的中间阶段的横截面图。具体实施例方式以下详细讨论了本专利技术的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅为示例性的，并且没有限定本专利技术的范围。提供了在半导体衬底中形成隔离区域和在隔离区域之间形成有源区域的方法。根据实施例，示出了制造隔离区域和有源区域的中间阶段。然后，讨论了实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件。图1至图13示出了根据各个实施例形成有源区域和隔离区域的中间阶段的横截面图。图1示出了包括衬底20以及上覆层的结构。衬底20可以由半导体材料，如硅、硅锗等形成，可以是块状衬底或绝缘体上半导体(SOI)衬底。在一些实施例中，衬底20是晶体半导体衬底，如晶体硅衬底。在衬底20上方形成焊盘氧化物层22和硬掩模24。根据实施例，焊盘氧化物层22包括氧化硅。硬掩模24可以由氮化硅、多晶硅等形成。焊盘氧化物层22的厚度可以在约50 A至150 A之间。硬掩模24的厚度可以大于约0.07 μ m。在一些实施例中，硬掩模24和焊盘氧化物层22的组合厚度可以选择大体上等于，或大于图12中隔离区域(STI区域)65的期望厚度T2。在衬底硬掩模24的上方形成硬掩模32。硬掩模32可以包括灰化可移除介电(Ashing Removable Dielectric,ARD)材料，因此此后被称为ARD 32,但是该硬掩模也可以由其他材料形成。在一些实施例中，ARD 32包括无定形碳。在ARD 32上方形成等离子体增强(Plasma enhanced, PE)氧化物层34,并且该等离子体增强氧化物层34可以与ARD 32邻接，其中，等离子体增强氧化物层34可以为采用等离子体增强化学气相淀积(PECVD)所形成的氧化硅。在一些实施例中，在PE氧化物层34上方形成氮氧化硅层36。PE氧化物层34和氮氧化娃层36可以用于光刻目的，例如，用于减少在上覆光刻胶暴露过程中所使用的黄光的反射。可以理解，层本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上方形成硬掩模；图案化所述硬掩模以形成第一多个沟槽；在所述第一多个沟槽中填充有介电材料，以形成多个介电区域；从所述多个介电区域之间去除所述硬掩模，其中，由去除的硬掩模留下第二多个沟槽；以及实施外延步骤，以在所述第二多个沟槽内生长半导体材料。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张开泰，陈颐珊，陈欣志，柯志欣，万幸仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：