非易失性存储器的数据擦除电路制造技术

本发明专利技术提供一种非易失性存储器的数据擦除电路，包括电荷泵、高压检测电路、电平转换电路、偏置电路、反相电路、信号产生电路、锁存电路、擦除控制电路，所述擦除控制电路输入第一选择信号、第二选择信号，输出字线选通信号，当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元被选中，执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，所述字线选通信号对应的存储单元不选中，不执行数据擦除操作。本发明专利技术非易失性存储器的数据擦除电路，具有产生漏电流小、功耗低、性能稳定等优点。

【技术实现步骤摘要】
非易失性存储器的数据擦除电路
本专利技术涉及集成电路设计领域，具体的讲是涉及一种非易失性存储器的数据擦除电路。
技术介绍
闪存（FLASHMEMORY）、电可擦可编程只读存储器（ElectricallyErasableProgrammableRead-OnlyMemory，EEPROM）等非易失性存储器，为了重复使用其存储单元的存储空间，一般要先存储单元原来的数据擦除，之后再将新的数据存储到该非易失性存储器的存储单元。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的字线构成的行列式矩阵。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的位线构成的行列式矩阵。其存储单元的数据擦除操作是通过在字线上施加10V－15V的数据擦除电压标准，从而擦除字线对应的存储单元上的数据的。如图1所示，现有技术中的非易失性存储器的数据擦除电路，其擦除控制电路包括第十一晶体管P11为PMOS、第十二晶体管N12为NMOS、第十三晶体管N13为NMOS，所述第十一晶体管P11的栅极端与第十二晶体管N12的栅极端相连接后输入选择信号SELb，所述第十一晶体管P11的漏极端与第十二晶体管N12的漏极端相连接，所述第十一晶体管P11的源极端接高压电平信号HV，所述第十二晶体管N12的源极端接地；所述第十三晶体管N13的漏极端接高压电平信号HV，所述第十三晶体管N13的栅极端连接有与所述选择信号SELb相反的选择信号SEL，所述第十三晶体管N13的源极端与第十一晶体管P11、第十二晶体管N12的共漏端连接输出字线选通信号WLK。当SEL信号为高，SELb信号为低时，第十一晶体管P11导通、第十二晶体管N12截止、第十三晶体管N13导通，字线选通信号WLK接通高压电平信号HV；即擦除选中的字线施加高压电平信号HV对应的存储单元的数据。此时，由于第十二晶体管N12的源极端接地，为0V，第十一晶体管P11的栅极端和第十二晶体管N12的栅极端分别连接第二选择信号SELb，为0v，并且第十二晶体管N12处于截止状态，则对于第十二晶体管N12来说，电压差VDS(VD-VS)，VDG(VD-VG)都是HV，则第十二晶体管N12的漏电流就会比较大，以致产生的功耗较大。同样的，当SEL信号为低，SELb信号为高时，第十一晶体管P11截止、第十二晶体管N12导通、第十三晶体管N13截止，字线选通信号WLK接通地信号，为0V；即存储单元的数据不执行擦除操作。此时，由于第十一晶体管P11和第十三晶体管N13均处于截止状态，且第十二晶体管N12的源极端、第十三晶体管N13的栅极端、字线选通信号WLK均为0V，则对于第十三晶体管N13和第十一晶体管P11来说，其电压差VDS(VD-VS)，VDG(VD-VG)都是高压电平信号HV，则使第十一晶体管P11和第十三晶体管N13产生的漏电流较大，以致产生的功耗较大。综上所述，现有技术的现有技术中的非易失性存储器的数据擦除电路，其缺点在于：产生的漏电流大，功耗高。
技术实现思路
本专利技术所要解决的技术问题是，提供一种漏电流小、功耗低、性能稳定的非易失性存储器的数据擦除电路，包括电荷泵，用于产生擦除电源信号；高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号小于参考电位时，所述高压检测电路输出逻辑高电平信号；电平转换电路，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，为第二电源信号；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；偏置电路，包括第一晶体管、第二晶体管，所述第一晶体管的栅极端与第二晶体管的栅极端相连接交于第一公共交点，所述第一晶体管的漏极端与所述第二晶体管的漏极端相连接交于第二公共交点，所述第一晶体管的源极端连接有第二电源信号，所述第二晶体管的源极端接地；所述第一公共交点为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点为所述偏置电路的输出端，输出第一偏置信号；反相电路，包括第一反相单元和第二反相单元；所述第一反相单元，包括第三晶体管、第四晶体管、第五晶体管，所述第三晶体管的源极端接第一电源信号，所述第三晶体管的栅极端与第四晶体管的栅极端相连接交于第三公共交点，所述第三公共交点为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管的漏极端与所述第四晶体管的漏极端相连接交于第四公共交点，所述第四公共交点为所述第一反相单元的输出端，所述第四晶体管的源极端与所述第五晶体管的漏极端相连接，所述第五晶体管的源极端接地，所述第五晶体管的栅极端连接有第二偏置信号；所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号，所述控制信号与所述第一反相单元的输出端的电平信号相同；信号产生电路，包括两个与非门，所述第一个与非门输入所述控制信号和地址解码信号，所述第一个与非门的输出端产生a信号；所述第二个与非门输入所述控制信号和a信号，所述第二个与非门的输出端产生b信号；锁存电路，包括第六晶体管、第七晶体管、锁存器，所述第六晶体管的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管的源极端连接有第一偏置信号，所述第六晶体管的漏极端输出第一选择信号；所述第七晶体管的栅极端与所述信号产生电路的b信号连接，所述第七晶体管的源极端连接有第一偏置信号，所述第七晶体的漏极端输出第二选择信号；所述锁存器由所述电荷泵产生的擦除电源信号和第一偏置信号提供电源供给；当所述信号产生电路输出的a信号为高电平，b信号为低电平时，所述第一选择信号输出低电平，所述第二选择信号输出高电平，并通过锁存器锁存；当所述信号产生电路输出的a信号为低电平，b信号为高电平时，所述第一选择信号输出高电平，所述第二选择信号输出低电平，并通过锁存器锁存；擦除控制电路，输入所述第一选择信号、第二选择信号，输出字线选通信号；当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元被选中，执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，所述字线选通信号对应的存储单元不选中，不执行数据擦除操作。进一步的，所述擦除控制电路，包括第八晶体管、第九晶体管、第十晶体管，所述第八晶体管的栅极端与第九晶体管的栅极端相连接后输入第二选择信号，所述第八晶体管的源极端和所述第十晶体管的漏极端分别连接所述擦除电源信号，所述第九晶体管的源极端连接所述第一偏置信号，所述第十晶体管的栅极端连接有第一选择信号，所述第八晶体管的漏极端与第九晶体管的漏极端相连接后与所述第十晶体管的源极端相连接的公共交点为所述擦除控制电路的输出端，输出字线选通信号。进一步的，所述第二反相单元为两个串接的反相器。进一步的，所述第一电源信号的电压范围为1.2－1.8V。进一步的，所述第二电源信号的电压范围为2－3V。进一步的，所述擦除电源信号的电压范围为10－15V。进一步的，所述第一晶体管、第三晶体管均为PMOS管；所述第二晶体管、第四晶体管、第五晶体管、本文档来自技高网...

【技术保护点】
一种非易失性存储器的数据擦除电路，其特征在于，包括电荷泵，用于产生擦除电源信号（V3）；高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号（V3）大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号（V3）小于参考电位时，所述高压检测电路输出逻辑高电平信号；电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号（V2）；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；偏置电路，包括第一晶体管（T1）、第二晶体管（T2），所述第一晶体管（T1）的栅极端与第二晶体管（T2）的栅极端相连接交于第一公共交点（Q1），所述第一晶体管（T1）的漏极端与所述第二晶体管（T2）的漏极端相连接交于第二公共交点（Q2），所述第一晶体管（T1）的源极端连接有第二电源信号（V2），所述第二晶体管（T2）的源极端接地；所述第一公共交点（Q1）为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点（Q2）为所述偏置电路的输出端，输出第一偏置信号（XDBIAS）；反相电路，包括第一反相单元和第二反相单元；所述第一反相单元，包括第三晶体管（T3）、第四晶体管（T4）、第五晶体管（T5），所述第三晶体管（T3）的源极端接第一电源信号（V1），所述第三晶体管（T3）的栅极端与第四晶体管（T4）的栅极端相连接交于第三公共交点（Q3），所述第三公共交点（Q3）为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管（T3）的漏极端与所述第四晶体管（T4）的漏极端相连接交于第四公共交点（Q4），所述第四公共交点（Q4）为所述第一反 相单元的输出端；所述第四晶体管（T4）的源极端与所述第五晶体管（T5）的漏极端相连接，所述第五晶体管（T5）的源极端接地，所述第五晶体管（T5）的栅极端连接有第二偏置信号（VBIAS）；所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号（XPEN），所述控制信号（XPEN）与所述第一反相单元的输出端的电平信号相同；信号产生电路，包括两个与非门，所述第一个与非门（A）输入所述控制信号（XPEN）和地址解码信号（ADS），所述第一个与非门（A）的输出端产生a信号；所述第二个与非门（B）输入所述控制信号（XPEN）和a信号，所述第二个与非门（B）的输出端产生b信号；锁存电路，包括第六晶体管（T6）、第七晶体管（T7）、锁存器，所述第六晶体管（T6）的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管（T6）的源极端连接有第一偏置信号（XDBIAS），所述第六晶体管（T6）的漏极端输出第一选择信号（S1）；所述第七晶体管（T7）的栅极端与所述信号产生电路的b信号连接，所述第七晶体管（T7）的源极端连接有第一偏置信号（XDBIAS），所述第七晶体的漏极端输出第二选择信号（S2）；所述锁存器由所述电荷泵产生的擦除电源信号（V3）和第一偏置信号（XDBIAS）提供电源供给；当所述信号产生电路输出的a信号为高电平，b信号为低电平时，所述第一选择信号（S1）输出低电平，所述第二选择信号（S2）输出高电平，并通过锁存器锁存；当所述信号产生电路输出的a信号为低电平，b信号为高电平时，所述第一选择信号（S1）输出高电平，所述第二选择信号（S2）输出低电平，并通过锁存器锁存；擦除控制电路，输入所述第一选择信号（S1）、第二选择信号（S2），输出 字线选通信号（WL）；当第一选择信号（S1）为高电平、第二选择信号（S2）为低电平时，所述字线选通信号（WL）接通到所述擦除电源信号（V3），所述字线选通信号（WL）对应的存储单元被选中，执行数据擦除操作；当第一选择信号（S1）为低电平、第二选择信号（S2）为高电平时，所述字线选通信号（WL）接通到所述第一偏置信号（XDBIAS），所述字线选通信号（WL）对应的存储单元不选中，不执行数据擦除操作。...

【技术特征摘要】
1.一种非易失性存储器的数据擦除电路，其特征在于，包括电荷泵，用于产生擦除电源信号(V3)；高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号(V3)大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号(V3)小于参考电位时，所述高压检测电路输出逻辑高电平信号；电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号(V2)；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；偏置电路，包括第一晶体管(T1)、第二晶体管(T2)，所述第一晶体管(T1)的栅极端与第二晶体管(T2)的栅极端相连接交于第一公共交点(Q1)，所述第一晶体管(T1)的漏极端与所述第二晶体管(T2)的漏极端相连接交于第二公共交点(Q2)，所述第一晶体管(T1)的源极端连接有第二电源信号(V2)，所述第二晶体管(T2)的源极端接地；所述第一公共交点(Q1)为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点(Q2)为所述偏置电路的输出端，输出第一偏置信号(XDBIAS)；反相电路，包括第一反相单元和第二反相单元；所述第一反相单元，包括第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)，所述第三晶体管(T3)的源极端接第一电源信号(V1)，所述第三晶体管(T3)的栅极端与第四晶体管(T4)的栅极端相连接交于第三公共交点(Q3)，所述第三公共交点(Q3)为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管(T3)的漏极端与所述第四晶体管(T4)的漏极端相连接交于第四公共交点(Q4)，所述第四公共交点(Q4)为所述第一反相单元的输出端；所述第四晶体管(T4)的源极端与所述第五晶体管(T5)的漏极端相连接，所述第五晶体管(T5)的源极端接地，所述第五晶体管(T5)的栅极端连接有第二偏置信号(VBIAS)；所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号(XPEN)，所述控制信号(XPEN)与所述第一反相单元的输出端的电平信号相同；信号产生电路，包括两个与非门为第一个与非门(A)和第二个与非门(B)，所述第一个与非门(A)输入所述控制信号(XPEN)和地址解码信号(ADS)，所述第一个与非门(A)的输出端产生a信号；所述第二个与非门(B)输入所述控制信号(XPEN)和a信号，所述第二个与非门(B)的输出端产生b信号；锁存电路，包括第六晶体管(T6)、第七晶体管(T7)、锁存器，所述第六晶体管(T6)的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管(T6)的源极端连接有第一偏置信号(XDBIAS)，所述第六晶体管(T6)的漏极端输出第一选择信号(S1)；所述第七晶体管(T7)的栅极端与所述信号产生电路的b信号连接，所述第七晶体管(T7)的源极端连接有第一偏置信号(XDBIAS)，所述第七晶体的漏极端输出第二选择信号(...

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：