非易失性存储器的数据擦除电路制造技术

本发明专利技术提供一种非易失性存储器的数据擦除电路，包括电荷泵、高压检测电路、电平转换电路、偏置电路、反相电路、信号产生电路、锁存电路、擦除控制电路，所述擦除控制电路输入第一选择信号、第二选择信号，输出字线选通信号，当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元被选中，执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，所述字线选通信号对应的存储单元不选中，不执行数据擦除操作。本发明专利技术非易失性存储器的数据擦除电路，具有产生漏电流小、功耗低、性能稳定等优点。

【技术实现步骤摘要】
非易失性存储器的数据擦除电路
本专利技术涉及集成电路设计领域，具体的讲是涉及一种非易失性存储器的数据擦除电路。
技术介绍
闪存（FLASHMEMORY）、电可擦可编程只读存储器（ElectricallyErasableProgrammableRead-OnlyMemory，EEPROM）等非易失性存储器，为了重复使用其存储单元的存储空间，一般要先存储单元原来的数据擦除，之后再将新的数据存储到该非易失性存储器的存储单元。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的字线构成的行列式矩阵。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的位线构成的行列式矩阵。其存储单元的数据擦除操作是通过在字线上施加10V－15V的数据擦除电压标准，从而擦除字线对应的存储单元上的数据的。如图1所示，现有技术中的非易失性存储器的数据擦除电路，其擦除控制电路包括第十一晶体管P11为PMOS、第十二晶体管N12为NMOS、第十三晶体管N13为NMOS，所述第十一晶体管P11的栅极端与第十二晶体管N12的栅极端相连接后输入选择信号SELb，所述第十一晶体管P11的漏极端与第十二晶体管N1本文档来自技高网...

【技术保护点】
一种非易失性存储器的数据擦除电路，其特征在于，包括电荷泵，用于产生擦除电源信号（V3）；高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号（V3）大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号（V3）小于参考电位时，所述高压检测电路输出逻辑高电平信号；电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号（V2）；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；偏置电路，包括第一晶体管（T1）、第二晶体管（T2），所述第一晶体管（T1）的栅...

【技术特征摘要】
1.一种非易失性存储器的数据擦除电路，其特征在于，包括电荷泵，用于产生擦除电源信号(V3)；高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号(V3)大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号(V3)小于参考电位时，所述高压检测电路输出逻辑高电平信号；电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号(V2)；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；偏置电路，包括第一晶体管(T1)、第二晶体管(T2)，所述第一晶体管(T1)的栅极端与第二晶体管(T2)的栅极端相连接交于第一公共交点(Q1)，所述第一晶体管(T1)的漏极端与所述第二晶体管(T2)的漏极端相连接交于第二公共交点(Q2)，所述第一晶体管(T1)的源极端连接有第二电源信号(V2)，所述第二晶体管(T2)的源极端接地；所述第一公共交点(Q1)为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点(Q2)为所述偏置电路的输出端，输出第一偏置信号(XDBIAS)；反相电路，包括第一反相单元和第二反相单元；所述第一反相单元，包括第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)，所述第三晶体管(T3)的源极端接第一电源信号(V1)，所述第三晶体管(T3)的栅极端与第四晶体管(T4)的栅极端相连接交于第三公共交点(Q3)，所述第三公共交点(Q3)为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管(T3)的漏极端与所述第四晶体管(T4)的漏极端相连接交于第四公共交点(Q4)，所述第四公共交点(Q4)为所述第一反相单元的输出端；所述第四晶体管(T4)的源极端与所述第五晶体管(T5)的漏极端相连接，所述第五晶体管(T5)的源极端接地，所述第五晶体管(T5)的栅极端连接有第二偏置信号(VBIAS)；所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号(XPEN)，所述控制信号(XPEN)与所述第一反相单元的输出端的电平信号相同；信号产生电路，包括两个与非门为第一个与非门(A)和第二个与非门(B)，所述第一个与非门(A)输入所述控制信号(XPEN)和地址解码信号(ADS)，所述第一个与非门(A)的输出端产生a信号；所述第二个与非门(B)输入所述控制信号(XPEN)和a信号，所述第二个与非门(B)的输出端产生b信号；锁存电路，包括第六晶体管(T6)、第七晶体管(T7)、锁存器，所述第六晶体管(T6)的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管(T6)的源极端连接有第一偏置信号(XDBIAS)，所述第六晶体管(T6)的漏极端输出第一选择信号(S1)；所述第七晶体管(T7)的栅极端与所述信号产生电路的b信号连接，所述第七晶体管(T7)的源极端连接有第一偏置信号(XDBIAS)，所述第七晶体的漏极端输出第二选择信号(...

【专利技术属性】
技术研发人员：胡剑，杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：