本发明专利技术公开了一种三维存储器装置的数据擦除方法，其中三维存储器装置包括多条字线以及多条半导体通道，这些半导体通道与这些字线交叉设置以形成多个存储单元，该数据擦除方法包括以下步骤：首先，在擦除操作的第一阶段，施加第一电压至这些半导体通道的第一半导体通道以擦除定义于第一半导体通道的这些存储单元所储存的数据，并施加第二电压至这些半导体通道的第二半导体通道，第二半导体通道是邻近于第一半导体通道。接着，在擦除操作的第二阶段，施加第二电压至第一半导体通道，并施加第一电压至第二半导体通道。
【技术实现步骤摘要】
本专利技术是有关于一种集成电路及其操作方法，且特别是有关于一种。
技术介绍
随着集成电路制造技术的进步，叠层多个平面的存储单元的三维存储装置被发展出来，藉此获得更大的储存容量。传统上，对存储装置进行数据擦除时，空穴需透过在串接选择线栅端或接地选择线栅端的栅极引发漏极泄漏(gated-1nduce drain leakage,GIDO)电流来产生。然而，少数载子通常移动缓慢且容易受结(junct1n)工艺的影响，进而使数据擦除速度降低。因此，如何提供一种可改善三维存储装置的数据擦除速度的技术，乃目前业界所致力的课题之一。
技术实现思路
本专利技术是有关于一种，利用多阶段的擦除，在每一阶段中对被选择的半导体通道施加擦除电压，并对未被选择的半导体通道(邻近于被选择的半导体通道)施加相异于擦除电压的偏压以改善整体数据擦除时间，并产生更大的操作存储器窗。根据本专利技术的一方面，提出一种三维存储器装置的数据擦除方法，其中三维存储器装置包括多条字线以及多条半导体通道，这些半导体通道与这些字线交叉设置以形成多个存储单元，该数据擦除方法包括以下步骤:首先，在擦除操作的第一阶段，施加第一电压至这些半导体通道的第一半导体通道以擦除定义于第一半导体通道的这些存储单元所储存的数据，并施加第二电压至这些半导体通道的第二半导体通道，第二半导体通道是邻近于第一半导体通道。接着，在擦除操作的第二阶段，施加第二电压至第一半导体通道，并施加第一电压至第二半导体通道。根据本专利技术的另一方面，提出一种三维存储器装置，包括多条字线以及多条半导体通道，这些半导体通道与这些字线交叉设置以形成多个存储单元。其中，在擦除操作的第一阶段，这些半导体通道的第一半导体通道被施加第一电压以擦除定义于第一半导体通道的这些存储单元所储存的数据，这些半导体通道的第二半导体通道被施加第二电压，第二半导体通道是邻近于第一半导体通道。在擦除操作的第二阶段，第一半导体通道被施加第二电压，第二半导体通道被施加第一电压。根据本专利技术的又一方面，提出一种三维存储器装置，包括多条字线以及多条半导体通道，这些半导体通道与这些字线交叉设置以形成多个存储单元。这些半导体通道包括多个第一半导体通道以及多个第二半导体通道，这些第二半导体通道与这些第一半导体通道交错设置。其中，在擦除操作的第一阶段，这些第一半导体通道被施加第一电压以擦除定义于这些第一半导体通道的这些存储单元所储存的数据，这些第二半导体通道被施加第二电压。在擦除操作的第二阶段，这些第一半导体通道被施加第二电压，这些第二半导体通道被施加第一电压。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:【附图说明】图1绘示依据本专利技术的一实施例的三维存储器装置的数据擦除方法的流程图。图2绘示3DVG架构的存储器装置的局部示意图。图3绘示3DVG架构的存储器装置的存储器叠层示意图。图4绘示依据本专利技术实施例的擦除操作的一阶段的波形图。图5绘示3DVC架构的存储器装置的局部示意图。图6绘示针对3DVC架构的存储器装置的擦除操作示意图。图7绘示当未被选择的半导体通道被偏压于8V、1V或-4V时，擦除时间与存储单元阀电压(VT)的关系图。【符号说明】102、104:步骤202:存储器叠层Ρ1-Ρ4、ΡΓ -P9’:半导体通道BL1-BL4:位线SL1、SL2:源极线WL:字线SSL:串接选择线GSL:接地选择线【具体实施方式】以下是提出实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的图式是省略不必要的元件，以清楚显示本专利技术的技术特点。图1绘示依据本专利技术的一实施例的三维存储器装置的数据擦除方法的流程图。三维存储器装置包括多条字线以及多条半导体通道，此些半导体通道与此些字线交叉设置以形成多个存储单元。在步骤102，在擦除操作的第一阶段，第一电压被施加至此些半导体通道中的第一半导体通道以擦除定义于此第一半导体通道的存储单元所储存的数据，且第二电压被施加至此些半导体通道中邻近于第一半导体通道的第二半导体通道。在步骤104，在擦除操作的第二阶段，第二电压被施加至第一半导体通道，而第一电压被施加至第二半导体通道。上述实施例中的半导体通道可以是多晶硅或其他合适的材料。第一电压为用以擦除存储器数据的擦除电压。在进行擦除操作时，通过半导体通道以及字线之间的跨压，可使空穴往浮栅移动以补偿电子，进而擦除存储单元中的数据。在本实施例中，第一电压的电平是相异于第二电压的电平。在一例子中，第一电压与第二电压可具有相反电性。举例来说，第一电压的电平可为14伏特，第二电压的电平可为_4伏特。在擦除操作的第一阶段时，被施加第二电压的第二半导体通道是作为背栅极(back gate)。基于电性耦合效应，背栅极可对第一半导体通道感应出额外空穴，藉此加速第一半导体通道的存储单元的数据擦除速度。接着在擦除操作的第二阶段时，改由被施加第二电压的第一半导体通道是作为背栅极。基于电性耦合效应，背栅极可对第二半导体通道感应出额外空穴，藉此加速第二半导体通道的存储单元的数据擦除速度。由于针对第一半导体通道的数据擦除时间及针对第二半导体通道的数据擦除时间皆大幅缩减，故可有效提升三维存储器装置的整体数据擦除速度。第一半导体通道及第二半导体通道的数量可以为多个。此些第一半导体通道与此些第二半导体通道可为交错设置。在擦除操作的第一阶段，此些第一半导体通道被选择并被施加第一电压以擦除定义于此些第一半导体通道的存储单元所储存的数据，而未被选择的第二半导体通道是被施加第二电压。在擦除操作的第二阶段，改由第二半导体通道被选择。未被选择的第一半导体通道被施加第二电压，而被选择的第二半导体通道被施加第一电压。通过多阶段的擦除，可有效提升存储器的数据擦除速度。本专利技术实施例的数据擦除方法可应用在三维垂直栅极(three dimens1nalvertical gate, 3DVG)架构或三维垂直通道(three dimens1nal vertical channel,3DVG)架构的存储器装置上。请参考图2以及图3。图2绘示3DVG架构的存储器装置的局部示意图。图3绘示图2的存储器装置的存储器叠层示意图。如图2、图3所示，多个半导体通道P1-P4是设置于一存储器叠层202中的不同层。多条字线WL设置于存储器叠层202的侧壁。位于相邻层的两半导体通道，例如通道P1及P2，是以一介电条D隔开。在擦除操作的第一阶段时，位在奇数层的半导体通道P1、P3被选择。第一电压是被施加至被选择的半导体通道P1、P3的两端以进行数据擦除，而位在偶数层的未被选择的半导体通道P2、P4例如被施加第二电压。此时，未被选择的半导体通道P2、P4例如维持在一非擦除状态。接着在擦除操作的第二阶段时，改由半导体通道P2、P4被选择。未被选择的半导体通道P1、P3的两端被施加第二电压，而被选择的半导体通道P2、P4的两端被施加第一电压。由于定义于半导体通道P1、P3的存储单元在第一阶段时已完成数据擦除，故被施加第二电压的半导体通道P1、P3是维持在已擦除状态。透过上述两阶段的擦除操作，可对整个数据区块进行擦除，并可大幅提升数据擦除速度。在图2、图3的例子中，各半导体通道本文档来自技高网...
【技术保护点】
一种三维存储器装置的数据擦除方法，其中该三维存储器装置包括多条字线以及多条半导体通道，这些半导体通道与这些字线交叉设置以形成多个存储单元，该数据擦除方法包括：在一擦除操作的一第一阶段，施加一第一电压至这些半导体通道的一第一半导体通道以擦除定义于该第一半导体通道的这些存储单元所储存的数据，并施加一第二电压至这些半导体通道的一第二半导体通道，该第二半导体通道邻近于该第一半导体通道；以及在该擦除操作的一第二阶段，施加该第二电压至该第一半导体通道，并施加该第一电压至该第二半导体通道。
【技术特征摘要】
【专利技术属性】
技术研发人员：徐子轩，吕函庭，吴承润，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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