存储器件的柱结构以及方法技术

一种形成存储器件的方法。所述方法提供具有表面区域的半导体基板。形成第一介电层覆盖所述半导体基板的表面区域。形成底层布线结构覆盖所述第一介电层，并且形成第二介电材料覆盖所述顶层布线结构。形成底层金属阻挡材料，以提供与所述底层布线结构的金属与金属接触。所述方法通过图案化并蚀刻包括所述底层金属阻挡材料、接触材料、开关材料、导电材料以及顶层阻挡材料的材料堆叠物形成柱结构。在蚀刻期间，无论是否将所述柱结构与所述底层布线结构对齐，所述柱结构均保持与所述底层布线结构的金属与金属接触。与所述底层布线结构成一个角度地形成顶层布线结构覆盖所述柱结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及开关器件。更具体地，本专利技术提供了一种用于形成具有理想特性的非易失阻性开关存储器件的结构和方法。
技术介绍
半导体器件的成功曾经主要是由密集型晶体管缩减工艺所推动的。然而，随着场效应晶体管(FET)接近小于100纳米的尺寸，例如短沟道效应的问题开始阻碍器件的正确操作。此外，随着器件尺寸的减小，基于晶体管的存储器(例如那些通常被称为闪存的存储器)的其它性能可能退化。例如，闪存器件的编程通常需要高电压。高电压会导致介电击穿，并增加了干扰机制的可能性。闪存是一类非易失性存储器件。已经开发了其它非易失性随机存取存储(RAM)器件作为下一代存储器件，如铁电RAM (Fe RAM)、磁阻RAM (MRAM)、有机RAM (0RAM)、相变RAM (PCRAM)以及其它。这些器件经常需要与基于硅的器件耦接的新的材料和器件结构，以形成存储单元。然而，这些新的存储单元通常缺乏一种或多种关键属性，这阻碍了它们在大批量生产中广泛采用。例如，FeRAM和MRAM器件具有快速的开关特征(即在“O”和“ I ”之间切换的时间)以及良好的编程持久性，但它们的制造和标准的硅制造不兼容，并且生成的存本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.11 US 61/354,1661.一种形成存储器件的柱结构的方法，包括: 提供具有表面区域的半导体基板； 形成第一介电层覆盖所述半导体基板的表面区域； 形成第一布线结构覆盖所述第一介电层，所述第一布线结构至少包括第一导电材料； 形成第二介电材料覆盖所述第一布线结构； 形成平坦化的第二介电层表面，暴露第一布线结构表面； 形成底层金属阻挡材料覆盖包括所述第一布线结构表面的所述第二介电层表面，所述底层金属阻挡形成与所述第一布线结构的金属与金属接触； 沉积接触材料覆盖所述底层金属阻挡材料； 沉积开关材料覆盖所述接触材料； 沉积导电材料覆盖所述开关材料； 沉积顶层阻挡材料覆盖所述导电材料； 执行图案化和蚀刻工艺，以至少由所述底层金属阻挡材料、所述接触材料、所述开关材料、所述导电材料以及所述顶层阻挡材料形成多个柱结构； 沉积第三介电材料至少覆盖所述多个柱结构，所述第三介电材料具有非平坦表面区域； 平坦化所述第三介电材料，暴露所述柱结构的表面区域，所述柱结构的表面区域包括所述顶层阻挡材料的表面区域；以及 形成顶层布线结构至少覆盖所述柱结构的暴露的表面区域，所述顶层布线结构至少包括第二导电材料。2.如权利要求1所述的方法，其中，所述多个柱结构的每一个与所述第一布线结构对齐，以保持与所述第一布线结构的金属与金属接触。3.如权利要求1所述的方法，其中，在所述底层金属阻挡材料保持与所述第一布线结构的金属与金属接触的同时，所述多个柱结构的每一个与所述第一布线结构不对齐。4.如权利要求1所述的方法，其中，所述半导体基板包括在其上形成的一个或多个COMS器件，所述一个或多个CMOS器件被操作为耦接到所述存储器件。5.如权利要求1所述的方法，其中，所述第一布线结构和所述第二布线结构的每一个均至少包括钨、铝、铜或掺杂的半导体材料。6.如权利要求1所述的方法，其中，所述第二介电材料包括氧化硅、氮化硅或组合。7.如权利要求1所述的方法，其中，所述底层金属阻挡材料和所述顶层接触材料的每一个均包括粘合材料，所述粘合材料择自:钛、氮化钛、钽、氮化钽、钨、以及氮化钨或这些材料的组合。8.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。9.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约10纳米到约35纳米的氮化钛或氮化钨。10.如权利要求7所述的方法，其中，所述顶层阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。11.如权利要求1所述的方法，其中，所述接触材料包括多晶硅材料。12.如权利要求1...

【专利技术属性】
技术研发人员：S·B·赫纳，
申请(专利权)人：科洛斯巴股份有限公司，
类型：
国别省市：