半导体器件和用于形成该半导体器件的方法技术

本发明专利技术公开一种半导体器件和用于形成该半导体器件的方法。在埋入式位线处形成反熔丝，以使反熔丝所占据的面积小于常规的平面栅极型反熔丝所占据的面积，并且使绝缘膜的断开效率提高。这样提高了半导体器件的可靠性和稳定性。半导体器件包括：线图案，其形成在半导体基板上；器件隔离膜，其形成在线图案的中心部分处；接触部分，其形成在线图案的两侧处，并且被构造为包括形成在线图案上的氧化物膜；以及位线，其形成在线图案之间的底部处并且与接触部分相连。

【技术实现步骤摘要】

本专利技术的实施例涉及用于形成半导体器件的方法，更具体地说，本专利技术的实施例涉及用于在竖直栅极中所包括的半导体器件的反熔丝(ant1-fuse)以及用于形成该反熔丝的方法。
技术介绍
在制造过程中，当在至少一个单位单元(cell，又称为晶胞)中出现缺陷或故障时，半导体器件就不能用作存储器件。具有至少一个故障单位单元的存储器件被归类为缺陷产品，并且导致生产效率降低。因此，引入了以存储器件中所包括的冗余单元来取代缺陷单元的技术，以便修复存储器件，从而提高产品产出率并降低产品成本。以冗余单元来取代缺陷单元的修复作业被设计成使用形成于各个单元阵列中的冗余行和/或冗余列，从而以冗余行或冗余列来取代包括了缺陷存储单元的行或列。例如，如果在制造过程完成之后的检测过程中检测到缺陷单元，则在存储器件的内部电路中执行下述程序操作以所输入的用来访问缺陷单元的地址来访问冗余单元。因此，如果将与用于选择缺陷单元的缺陷线路相 对应的地址信号输入到存储器件中，则对用于选择冗余单元的冗余线路进行访问，而不是访问缺陷线路。典型的修复过程被设计成使用熔丝(fuse)。然而，因为用于对使用熔丝的半导体器件进行修复的方法是在晶片级上执行修复过程，所以该方法不适用于已封装的半导体器件。因此，引入了使用反熔丝的新方法，以便克服上述修复方法的局限性。即使在已封装的存储器件之内包括缺陷单元，使用反熔丝的方法仍然可以执行能够容易地修复缺陷单元的程序。反熔丝具有与熔丝相反的功能。也就是说，反熔丝开始具有较高的电阻，并且被设计为生成导电路径；然而，熔丝开始具有较低的电阻，并且被设计为断开导电路径。通常，在两个电导体之间用非常薄的介电材料形成反熔丝，该介电材料为非导电无定形材料例如二氧化硅、氮化硅、氧化钽或ONO (二氧化硅-氮化硅-二氧化硅)。根据反熔丝的程序操作，在足够的时间段中向反熔丝施加预定电压，从而将位于两个导体之间的介电材料击穿。因此，反熔丝的两个电导体发生短路，从而反熔丝具有非常低的电阻。因此,反熔丝在基本状态为电闭合(electrically closed)。例如，反熔丝包括栅极，其形成在栅极绝缘膜上；接触插塞，由介电薄膜将接触插塞与栅极隔开预定距离；以及导电线路，其与接触插塞相连。通常，将反熔丝设计为通过向接触插塞施加较高的电压来将介电薄膜击穿以进行操作。然而，当位于有源区的边缘的介电薄膜被击穿时，半导体基板与栅极之间的栅极绝缘膜也被击穿。结果，临界电压改变，从而器件可靠性劣化。另外，当增大栅极的尺寸(例如，栅极宽度或长度)以便增强反熔丝的可靠性和稳定性时，反熔丝所占据的面积与栅极尺寸成比例地增大。结果，在整个芯片区域中由反熔丝所占据的面积增大，导致生产率降低。此外，栅极绝缘膜能够在栅极与半导体基板之间被击穿，栅极和半导体基板由于栅极绝缘膜的击穿而短路，因而器件的可靠性和稳定性劣化。
技术实现思路
本专利技术的各个实施例旨在提供一种用于形成半导体器件的方法，以便充分地解决由于
技术介绍
的局限性和缺点而引起的一个或更多的问题。本专利技术的实施例涉及一种用于形成半导体器件的方法，该方法避免了纯晶粒(netdie)的生产率降低，尽管增大了反熔丝所占据的面积来提高反熔丝的可靠性和稳定性。此夕卜，因为防止了位于栅极和半导体基板的重叠区域处的栅极绝缘膜被击穿，所以栅极和半导体基板不会短路。根据本专利技术的一个实施例，一种半导体器件包括线图案，其形成在半导体基板上；器件隔离膜，其形成在所述线图案的中心部分处；接触部分，其形成在所述线图案的两侦牝并且被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。所述器件隔离膜可以是由器件隔离膜和覆盖膜形成的层状结构(叠层结构)。所述器件隔离膜可以包括氧化物膜，并且所述覆盖膜包括氮化物膜。所述半导体器件还可以包括接面区域，所述接面区域形成在所述线图案的两侧处并且与侧壁触点相连。所述接面区域可以包括η型杂质离子。所述位线可以包括掺杂的多晶硅。所述氧化物膜可以形成为具有在大约20Α至25 A之间的厚度。所述氧化物膜可以被施加到所述位线上的偏压击穿。所述氧化物膜在所述位线与所述接面区域之间的重叠区域中被击穿。 根据本专利技术的另一个实施例，一种用于形成半导体器件的方法包括在半导体基板上形成线图案；通过蚀刻所述线图案的中心部分来形成沟槽；通过在所述沟槽中填充绝缘膜来形成器件隔离膜；在所述线图案的两侧处形成侧壁触点；在所述侧壁触点处的所述线图案上形成氧化物膜；以及在所述线图案之间的部分形成与所述侧壁触点相连的位线。形成所述器件隔离膜的步骤可以包括在包括所述沟槽的所述线图案上形成器件隔离绝缘膜；蚀刻所述器件隔离绝缘膜，直到所述线图案的顶部为止；以及在所述器件隔离绝缘膜上形成覆盖膜。形成所述侧壁触点的步骤可以包括在所述线图案之间的底部形成埋入式多晶硅层；在从所述埋入式多晶硅层露出的所述线图案上形成衬垫氮化物膜；通过进一步蚀刻所述埋入式多晶硅层而露出所述衬垫氮化物膜的下部的线图案；以及将所述埋入式多晶硅层移除。所述方法还可以包括在形成所述侧壁触点之后，经由所述侧壁触点在所述线图案的两侧处形成接面区域。形成所述接面区域的步骤可以包括经由所述侧壁触点植入η型杂质离子，从而形成所述接面区域。在所述氧化物膜的形成中，所述氧化物膜可以形成为具有在大约20Α至25Α之间的厚度。形成所述位线的步骤还可以包括在包括所述线图案的整个所述半导体基板上形成掺杂的多晶硅层；以及以如下方式蚀刻所述掺杂的多晶硅层仅在所述线图案之间的底部保留所述掺杂的多晶硅层。所述氧化物膜可以被施加到所述位线和所述接面区域上的偏压击穿。所述氧化物在所述位线与所述接面区域之间的重叠区域中可以被击穿。根据本专利技术的另一个实施例，一种存储单元包括晶体管，其包括栅极和栅极接面区域；储存单元，其与所述栅极接面区域相连；接触部分，其形成在所述线图案的两侧处，所述线图案的中心部分包括器件隔离膜，所述器件隔离膜被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。所述氧化物膜可以被施加到所述位线上的偏压击穿。所述储存单元可以是电容器。所述栅极可以是竖直栅极。根据本专利技术的另一个实施例，一种存储单元阵列包括一个或更多的存储单元。各个存储单元包括晶体管，其包括栅极和栅极接面区域；储存单元，其与所述栅极接面区域相连；接触部分，其形成在所述线图案的两侧处，所述线图案的中心部分包括器件隔离膜，所述器件隔离膜被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。所述氧化物膜可以被施加到所述位线上的偏压击穿。根据本专利技术的另一个实施例，一种存储器件包括核心电路区域；以及存储单元阵列。所述存储单元阵列包括晶体管，其包括栅极和栅极接面区域；储存单元，其与所述栅极接面区域相连；接触部分，其形成在所述线图案的两侧上，所述线图案的中心部分包括器件隔离膜，所述器件隔离膜被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处，并且与所述接触部分相连。所述核心电路区域可以包括行译码器，其用于从所述存储单元阵列的字线中选择一条字线；列译码器，其用于从所述存储单本文档来自技高网...

【技术保护点】
一种半导体器件，包括：线图案，其形成在半导体基板上；器件隔离膜，其形成在所述线图案的中心部分处；接触部分，其形成在所述线图案的两侧，并且被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。

【技术特征摘要】
2011.10.24 KR 10-2011-01088211.一种半导体器件，包括 线图案，其形成在半导体基板上； 器件隔离膜，其形成在所述线图案的中心部分处； 接触部分，其形成在所述线图案的两侧，并且被构造为包括形成在所述线图案上的氧化物膜；以及 位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。2.根据权利要求1所述的半导体器件，其中， 所述器件隔离膜是由器件隔离膜和覆盖膜形成的层状结构。3.根据权利要求2所述的半导体器件，其中， 所述器件隔离膜包括氧化物膜，所述覆盖膜包括氮化物膜。4.根据权利要求1所述的半导体器件，还包括 接面区域，其形成在所述线图案的两侧处并且与侧壁触点相连。5.根据权利要求4所述的半导体器件，其中， 所述接面区域包括η型杂质离子。6.根据权利要求1所述的半导体器件，其中， 所述位线包括掺杂的多晶硅。7.根据权利要求1所述的半导体器件，其中， 所述氧化物膜形成为具有在大约20Α至25Α之间的厚度。8.根据权利要求1所述的半导体器件，其中， 所述氧化物膜被构造为被经由所述位线施加的偏压击穿。9.根据权利要求4所述的半导体器件，其中， 所述氧化物膜被构造为在所述位线与所述接面区域之间的重叠区域中被击穿。10.一种用于形成半导体器件的方法，包括 在半导体基板上形成线图案； 通过蚀刻所述线图案的中心部分来形成沟槽； 通过在所述沟槽中填充绝缘膜来形成器件隔离膜； 在所述线图案的两侧处形成侧壁触点； 在所述侧壁触点处的所述线图案上形成氧化物膜；以及 在所述线图案之间的部分形成与所述侧壁触点相连的位线。11.根据权利要求10所述的方法，其中， 形成所述器件隔离膜的步骤包括 在包括所述沟槽的所述线图案上形成器件隔离绝缘膜； 蚀刻所述器件隔离绝缘膜直到所述线图案的顶部为止；以及 在所述器件隔离绝缘膜上形成覆盖膜。12.根据权利要求10所述的方法，其中， 形成所述侧壁触点的步骤包括 在所述线图案之间的底部形成埋入式多晶硅层； 在从所述埋入式多晶硅层露出的所述线图案上形成衬垫氮化物膜； 通过进一步蚀刻所述埋入式多晶硅层而露出所述衬垫氮化物膜的下部的线图案；以及将所述埋入式多晶硅层移除。13.根据权利要求10所述的方法，还包括 在形成所述侧壁触点之后，经由所述侧壁触点在所述线图案的两侧处形成接面区域。14.根据权利要求13所述的方法，其中， 形成所述接面区域的步骤包括经由所述侧壁触点植入η型杂质离子，从而形成所述接面区域。15.根据权利要求10所述的方法，其中， 在所述氧化物膜的形成中，所述氧化物膜形成为具有在大约20Α至25Α之间的厚度。16.根据权利要求10所述的方法，其中， 形成所述位线的步骤还包括 在包括所述线图案的所述半导体基板上形成掺杂的多晶硅层；以及 以如下方式蚀刻所述掺杂的多晶硅层仅在所述线图案之间的底部保留所述掺杂的多晶娃层。17.根据权利要求13所述的方法，其中， 所述氧化物膜被构造为被施加到所述线图案和/或所述接面区域上的偏压击穿。18.根据权利要求13所述的方法，其中， 所述氧化物膜被构造为在所述位线与所述接面区域之间的重叠区域中被击穿。19.一种存储单元,包括 晶体管，其包括栅极和接面区域； 储存单元，其与所述接面区域相连； 接触部分，其形成在所述线图案的两侧处，所述线图案的中心部分包括器件隔离膜，所述器件隔离膜被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处并且与所述接触部分相连。20.根据权利要求19所述的存储单元，其中， 所述氧化物膜被构造为被施加到所述位线上的偏压击穿。21.根据权利要求19所述的存储单元，其中， 所述储存单元是电容器。22.根据权利要求19所述的存储单元，其中， 所述栅极是竖直栅极。23.一种存储单元阵列，其包括一个或更多存储单元，各个存储单元包括 晶体管，其包括栅极和接面区域； 储存单元，其与所述接面区域相连； 接触部分，其形成在所述线图案的两侧处，所述线图案的中心部分包括器件隔离膜，所述器件隔离膜被构造为包括形成在所述线图案上的氧化物膜；以及位线，其形成在所述线图案之间的底部处...

【专利技术属性】
技术研发人员：金正三，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：