堆叠半导体器件制造技术

一种堆叠半导体器件(200,800)，包括第一，第二，第三和第四半导体器件。包括所述有源电路的每个所述第一半导体器件和所述第二半导体器件的第一主表面直接面向彼此，并且包括所述有源电路的每个所述第三半导体器件和所述第四半导体器件的第一主表面直接面向彼此。所述第二半导体器件的第二主表面直接面向所述第三半导体器件的第二主表面。所述堆叠半导体器件包括多个连续导电通孔(116)，其中每个连续导电通孔从所述第一器件的所述第二主表面、穿过所述第一器件、第二器件、第三器件和第四器件延伸到所述第四器件的所述第二主表面。每个半导体器件在所述器件的至少一个边缘上的所述第一主表面处可能包括斜面边缘。

【技术实现步骤摘要】

本专利技术通常涉及半导体器件，更具体地说涉及堆叠多个半导体器件。
技术介绍
管芯堆叠的传统硅通孔(TSV)栓塞在单晶圆级上形成。管芯然后在每个晶圆或管芯面处通过互连被互连到堆叠中。作为每个从管芯到管芯过渡中的凹凸间隙高度(bumpstandoff height)的结果。高度被添加到堆叠中。从电力学上讲，每个接口提供反射和添加阻抗，它们共同降低了高频信号完整性。此外，驱散半导体器件热量以实现较小器件尺寸和较高频率操作是可取的。特别是，堆叠的管芯在小体积内产生热量，该小体积需要附加的热路径来散热。附图说明通过参考附图，本专利技术可以被更好的理解，并且其多个目的、特征、以及优点对本领域技术人员来说会非常明显。图1是根据本专利技术的实施例的在制造阶段之后的半导体器件的偏侧截面图。图2是在另一个制造阶段之后的图1的半导体器件的偏侧截面图。图3是在另一个制造阶段之后的图2的半导体器件的偏侧截面图。图4是在另一个制造阶段之后的图3的半导体器件的偏侧截面图。图5是在另一个制造阶段之后的图4的半导体器件的偏侧截面图。图6是图5的半导体器件的部分顶视图。图7是根据本专利技术的实施例的堆叠半导体器件的偏侧截面图。图8是根据本专利技术的实施例的带有连续-填充通孔、测试探针、以及散热器结构的堆叠半导体器件的偏侧截面图。图9是用于形成图1-图8的半导体器件的实施例方法的流程图。除非另有说明，不同附图中使用的相同参考符号表示相同的元素。附图中所显示的特征不一定按比例绘制。具体实施例方式以下内容陈述了用于实施本专利技术模式的详细描述。所述描述旨在说明本专利技术并且不应该被限定。穿过管芯堆叠的连续通孔栓塞的实施例被公开，降低了堆叠高度并且还改善了高速信号性能。通过驱散来自带有自对准散热器的斜面边缘的导电面的热量，热性能得到了改善。所述管芯的所述斜面边缘还容纳能够被用于对所述堆叠半导体管芯进行功能性测试的自对准测试探针。图1是制造阶段之后的半导体晶圆100实施例的偏侧截面图，所述晶圆包括半导体衬底102，在所述衬底102上形成了有源表面和互连区103，所述衬底包括例如N-类型金属氧化物半导体(NMOS)和/或P-类型金属氧化物半导体(PMOS)器件的组件，例如被互连以执行或多个功能的晶体管104、电容、电阻、二极管、光电二极管、熔丝105等等。所述功能可能包括存储器结构、加工结构、传感器、放大器、配电、输入/输出电路等等。一名本领域所属的普通技术人员将认识到上述例子仅仅是为了说明以进一步解释本专利技术的应用，并且不是为了以任何方式限定本专利技术。其它电路可以被用于给定应用。可以形成一层或多层互连106以将有源电路组件电耦合于其它内部和/或外部组件。电器件也可能在一个或多个电介质层内形成。电介质或其它绝缘材料可以在一个或多个层内形成，如同有源表面和互连区103被形成以将组件彼此电隔离开。包括捕捉垫108的导电互连的最后一层被钝化层110覆盖。钝化层110可以由有机的和/或无机的材料层做成，举几个来说，例如氮化硅、聚酰亚胺、苯并环丁烯。可以通过例如使用光刻技术在层间电介质(ILD)材料上沉积和图案化光致抗蚀剂材料，以暴露即将成为捕捉垫108和/或其它互连的部分ILD层，来形成捕捉垫108和其它互连。蚀刻工艺，例如各向异性干蚀刻工艺，可以被用于在ILD层内创建开口。所述开口可能镶具有扩散阻挡层和/或附着层(未显示)，并且用导电材料填充。所述扩散阻挡层可以包括下述一个或多个层TaN、Ta、TiN, T1、CoW等等，并且所述导电材料可以包括铜、钨、铝、银及其组合等等。衬底102可能包括，例如，块状硅、掺杂或未掺杂的、或绝缘体上半导体(SOI)衬底的有源层。总的来说，SOI衬底包括形成在绝缘层上的半导体材料层，例如硅。所述绝缘层可以，例如，是氧化埋(BOX)层或氧化硅层。所述绝缘层位于衬底上，通常是硅衬底或玻璃衬底。其它衬底例如多层或梯度衬底也可以被使用。 管芯111的网格可以在晶圆110上形成，其中管芯111通过刻线112彼此被分开。一旦处理完毕后，通过沿着刻线112分隔管芯111而形成单独的、独立的半导体器件。图2是在另一个制造阶段之后的图1的晶圆100的偏侧截面图。通过钝化层110和一部分有源表面以及邻近钝化层110的互连区103，在所述晶圆内形成V型斜面114。斜面114可以通过使用锯、激光或其它适合的装备，沿着水平或垂直刻线112而形成。任何适合尺寸的用于在所述斜面的暴露表面上形成测试探针垫的斜面114都可以被使用，并且斜面114的尺寸可以基于在晶圆测试期间使用的探针尺寸。例如，对于带有直径是25微米的接触尖端的探针，在沿着与所述半导体器件的顶表面成角度(例如成45度)的斜面114，斜面114可以是约70微米的长度。对于25微米直径的探针尖端，在斜面114上形成的探针垫(未显示)可以是45微米宽度，并且和斜面上第二近的探针垫至少间隔5微米。其它适合尺寸可以被用于探针接触点和探针垫。图3是在另一个制造阶段之后的图2的晶圆100的偏侧截面图，在所述晶圆内，开口 116围绕捕捉垫108内的开口 117形成。开口 116通常比捕捉垫108内的开口 117大并且延伸到其外。开口 117可以在直径是2-20微米的范围内并且开口 116可以在5-60微米的范围内，或其它适合的尺寸。取决于钝化层110使用的材料，开口 116可以通过使用标准的蚀刻和/或潜状固化(photoimageable)或图案化技术形成。图4是在另一个制造阶段之后的图3的晶圆100的偏侧截面图，在所述晶圆内，包括接触垫118的图案化的导电层在斜面边缘114、捕捉垫118、以及部分钝化层110上方形成，但不在捕捉垫108内的开口 116上方形成。所述图案化的导电层还包括导电面120，所述导电面在钝化层110的其它部分上被图案化，并且所述导电层内的间隙121将接触垫118从导电面120分离开。一部分接触垫118和捕捉垫108的暴露部分相接触，所述暴露部分围绕捕捉垫108内的开口 117。所述导电材料可以包括通过电镀、溅镀、或其它适合的工艺形成的铜、钨、铝、银及其组合等等。接触垫118和导电面120形成了晶圆100的顶层。图5是在另一个制造阶段之后的图6的晶圆100的偏侧截面图A-A’，在所述晶圆内开口 116延伸，以创造开口 502以用于穿过衬底通孔、有源表面和互连区103以及衬底102。开口 502可以通过蚀刻或其它适合的技术形成。应了解所述蚀刻工艺可以在单独的蚀刻工艺或多重的蚀刻工艺中被完成。还应了解所述开口 502可以通过其它方法形成，例如铣削、激光技术等等。一旦开口 502形成，电绝缘材料层(例如绝缘层112)在开口 502的侧壁上形成。绝缘层122可以通过使用CVD、旋涂法或外延工艺形成，以形成覆盖开口 116的侧壁的电介质层。所述绝缘层122的所述介电常数可以小于6或其它适合的值并且可以通过，例如，被用于形成互连的材料形成。其它适合的材料和应用方法可以用于绝缘层122。所述绝缘层122还在所述导电材料和所述衬底102之间提供附加的绝缘，从而沿着TSV侧壁实现电容的减小。此外，绝缘层122相对薄的绝缘结构通过硅通孔(TSV)802(图8)的导电材料，创造了增加的有效面积，从而增加了 TSV的本文档来自技高网...

【技术保护点】
一种堆叠半导体器件，包括：第一半导体器件，所述第一半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第一半导体器件的所述第一主表面具有有源电路;第二半导体器件，所述第二半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第二半导体器件的所述第一主表面具有有源电路;第三半导体器件，所述第三半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第三半导体器件的所述第一主表面具有有源电路;第四半导体器件，所述第四半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第四半导体器件的所述第一主表面具有有源电路;其中：所述第一半导体器件的所述第一主表面面向所述第二半导体器件的所述第一主表面，使得所述第一半导体器件和所述第二半导体器件的所述第一主表面位于所述第一半导体器件和所述第二半导体器件的所述第二主表面之间;所述第三半导体器件的所述第一主表面面向所述第四半导体器件的所述第一主表面，使得所述第三半导体器件和所述第四半导体器件的所述第一主表面位于所述第三半导体器件和所述第四半导体器件的所述第二主表面之间;以及所述第二半导体器件的所述第二主表面面向所述第三半导体器件的所述第二主表面，使得所述第二半导体器件和所述第三半导体器件的所述第二主表面位于所述第二半导体器件和所述第三半导体器件的所述第一主表面之间;以及至少一个连续导电通孔，其中所述至少一个连续导电通孔的每个连续导电通孔从所述第一半导体器件的所述第二主表面延伸穿过所述第一半导体器件、所述第二半导体器件和所述第三半导体器件。...

【技术特征摘要】
2011.10.07 US 13/268,5801.一种堆叠半导体器件，包括第一半导体器件，所述第一半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第一半导体器件的所述第一主表面具有有源电路；第二半导体器件，所述第二半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第二半导体器件的所述第一主表面具有有源电路；第三半导体器件，所述第三半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第三半导体器件的所述第一主表面具有有源电路；第四半导体器件，所述第四半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第四半导体器件的所述第一主表面具有有源电路；其中所述第一半导体器件的所述第一主表面面向所述第二半导体器件的所述第一主表面， 使得所述第一半导体器件和所述第二半导体器件的所述第一主表面位于所述第一半导体器件和所述第二半导体器件的所述第二主表面之间；所述第三半导体器件的所述第一主表面面向所述第四半导体器件的所述第一主表面， 使得所述第三半导体器件和所述第四半导体器件的所述第一主表面位于所述第三半导体器件和所述第四半导体器件的所述第二主表面之间；以及所述第二半导体器件的所述第二主表面面向所述第三半导体器件的所述第二主表面， 使得所述第二半导体器件和所述第三半导体器件的所述第二主表面位于所述第二半导体器件和所述第三半导体器件的所述第一主表面之间；以及至少一个连续导电通孔，其中所述至少一个连续导电通孔的每个连续导电通孔从所述第一半导体器件的所述第二主表面延伸穿过所述第一半导体器件、所述第二半导体器件和所述第三半导体器件。2.根据权利要求1所述的堆叠半导体器件，其中所述至少一个导电通孔中的每一个在所述第一半导体器件和所述第二半导体器件的所述第一主表面之间的接口处具有第一宽度，以及在所述第一半导体器件的所述第一主表面和所述第二主表面之间具有第二宽度，其中所述第一宽度大于所述第二宽度；以及所述至少一个导电通孔中的每一个在所述第三半导体器件和所述第四半导体器件的所述第一主表面之间的接口处具有第三宽度，以及在所述第三半导体器件的所述第一主表面和所述第二主表面之间具有第四宽度，其中所述第三宽度大于所述第四宽度。3.根据权利要求1所述的堆叠半导体器件，其中所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个的进一步特征在于半导体管-!-HΛ ο4.根据权利要求1所述的堆叠半导体器件，所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个的进一步特征在于存储器件。5.根据权利要求1所述的堆叠半导体器件，所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个的进一步特征在于半导体晶圆。6.根据权利要求1所述的堆叠半导体器件，所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个包括导电面，并且其中所述至少一个连续导电通孔的一个或多个连续导电通孔电耦合于每个所述导电面。7.根据权利要求1所述的堆叠半导体器件，其中所述至少一个连续导电通孔的一个或多个连续导电通孔是用于在所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个的所述有源电路之间耦合信号。8.根据权利要求1所述的堆叠半导体器件，其中所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件中每一个在所述半导体器件的至少一个边上的所述第一主表面处包括斜面。9.根据权利要求8所述的堆叠半导体器件，其中所述第一半导体器件的所述斜面边缘面向所述第二半导体器件的所述斜面边缘，使得在所述堆叠半导体器件的第一垂直边上的所述第一半导体器件和所述第二半导体器件的所述斜面边缘之间形成第一开口，所述堆叠半导体器件的所述第一垂直边基本上垂直于所述第一半导体器件、所述第二半导体器件、所述第三半导体器件和所述第四半导体器件的所述第一主表面和第二主表面中的每一个；以及所述第三半导体器件的所述斜面边缘面向所述第四半导体器件的所述斜面边缘，使得在所述堆叠半导体器件的所述第一垂直边上的所述第三半导体器件和所述第四半导体器件的所述斜面边缘之间形成第二开口。10.根据权利要求9所述的堆叠半导体器件，还包括散热器，所述散热器被附着到所述堆叠半导体器件的所述第一垂直边，所述散热器具有第一突出部分和第二突出部分，所述第一突出部分插入到位于所述第一半导体器件和所述第二半导体器件所述斜面边缘之间的所述第一开口中，所述第二突出部分插入到位于所述第三半导体器件和所述第四半导体器件的所述斜面边缘之间的所述第二开口中。11.根据权利要求9所述的堆叠半导体器件，其中所述第一半导体器件包括导电面，所述导电面包括延伸到所述第一半导体器件的所述斜面边缘上的至少一个突出部分；所述第二半导体器件包括导电面，所述导电面包括延伸到所述第二半导体器件的所述斜面边缘上的至少一个突出部分；所述第三半导体器件包括导电面，所述导电面包括延伸到所述第三半导体器件的所述斜面边缘上的至少一个突出部分；以及所述第四半导体器件包括导电面，所述导电面包括延伸到所述第四半导体器件的所述斜面边缘上的至少一个突出部分。12.根据权利要求1所述的堆叠半导体器件，其中所述至少一个连续导电通孔的每个连续导电通孔穿过所述第四半导体器件延伸到所述第四半导体器件的所述第二主表面。13.一种用于形成堆叠半导体器件的方法，包括在第一半导体器件内形成第一组多个开口，所述第一半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第一半导体器件的所述第一主表面具有有源电路，其中所述第一组多个开口中的每一个从所述第一半导体器件的所述第一主表面、穿过所述第一半导体器件延伸到所述第一半导体器件的所述第二主表面；在第二半导体器件内形成第二组多个开口，所述第二半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第二半导体器件的所述第一主表面具有有源电路，其中所述第二组多个开口中的每一个从所述第二半导体器件的所述第一主表面、穿过所述第一半导体器件延伸到所述第二半导体器件的所述第二主表面；在第三半导体器件内形成第三组多个开口，所述第三半导体器件具有第一主表面和与所述第一主表面相对的第二主表面，所述第三半导体器件的所述第一主表面具有有源电路，其中所述第三组多个开口中的每...

【专利技术属性】
技术研发人员：佩里·H·派莱伊，凯文·J·埃斯，迈克尔·B·麦克沙恩，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：