半导体存储器件及其驱动方法技术

本发明专利技术公开了一种半导体存储器件及其驱动方法，所述半导体存储器件包括：多个地址输入模块，所述多个地址输入模块被配置成分别接收与突发排序相关的多个地址；以及控制电路，所述控制电路被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。

【技术实现步骤摘要】
半导体存储器件及其驱动方法相关申请的交叉引用本申请要求2011年10月4日提交的韩国专利申请No.10-2011-0100850的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种半导体存储器件及其驱动方法。
技术介绍
通常，诸如动态随机存取存储器(DRAM)的半导体存储器件包括用于将外部输入信号例如晶体管-晶体管逻辑(TTL)电平的信号变换成半导体存储器件的内部信号例如CMOS电平的信号的缓冲器。缓冲器包括用于缓冲外部命令并输出内部命令的命令缓冲器以及用于缓冲外部地址并输出内部地址的地址缓冲器。图1是说明现有的半导体存储器件的框图。参考图1，现有的半导体存储器件包括用于缓冲从外部输入的多个地址A<18:0>并输出多个内部地址PA<18:0>的多个地址缓冲器BUF1和BUF2、以及用于缓冲外部命令CMDB并输出内部命令PCMD的命令缓冲器BUF3。这里，出于说明目的而示出了两个地址缓冲器BUF1及BUF2，但是可以以与地址A<18:0>一对一地对应的方式来提供地址缓冲器BUF1及B本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：多个地址输入模块，所述多个地址输入模块被配置成分别接收与突发排序相关的多个地址；以及控制电路，所述控制电路被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入模块的全部或一部分禁止。

【技术特征摘要】
2011.10.04 KR 10-2011-01008501.一种半导体存储器件，包括：多个地址输入缓冲器，所述多个地址输入缓冲器被配置成分别接收与突发排序相关的多个地址；以及控制电路，所述控制电路被配置成在写入操作模式期间响应于突发长度信息而选择性地将所述地址输入缓冲器的全部或一部分禁止。2.如权利要求1所述的半导体存储器件，其中，所述控制电路包括：控制信号发生器，所述控制信号发生器被配置成响应于所述突发长度信息、写入命令、CAS写入潜伏时间信息和时钟来产生在第一时段期间被使能的控制信号；以及使能信号发生器，所述使能信号发生器被配置成产生多个使能信号并将所述使能信号分别提供给所述地址输入缓冲器，所述多个使能信号的使能时段响应于所述控制信号和所述突发长度信息而受到限制。3.如权利要求2所述的半导体存储器件，其中，所述第一时段处在从外部输入所述写入命令时的时间点到完成与所述突发长度信息相对应的数据的输入时的时间点的范围内。4.如权利要求2所述的半导体存储器件，其中，所述控制信号发生器包括：第一移位单元，所述第一移位单元被配置成将所述写入命令顺序地移位等于第一移位数目的次数以产生初次移位的写入命令，其中所述第一移位数目是响应于所述CAS写入潜伏时间信息而受控制的；第二移位单元，所述第二移位单元被配置成将所述初次移位的写入命令顺序地移位等于第二移位数目的次数，其中所述第二移位数目是响应于所述突发长度信息而受控制的；以及逻辑运算单元，所述逻辑运算单元被配置成通过对所述写入命令和从所述第一移位单元和所述第二移位单元中的顺序移位所获得的多个写入命令执行逻辑运算而产生所述控制信号。5.如权利要求4所述的半导体存储器件，其中，所述第一移位单元包括：N个多路复用器，所述N个多路复用器被配置成基于所述各个CAS写入潜伏时间信息而选择并输出所述写入命令，其中N与所述各个CAS写入潜伏时间信息的数目相同且所述N个多路复用器是串联连接的；以及N-1个D触发器，所述N-1个D触发器被配置成分别移位并传送所述N个多路复用器中的相应的一个多路复用器的输出作为下一个多路复用器的输入，其中，在排序上处在所述N个多路复用器中的最前面的多路复用器被配置成接收接地电压作为输入。6.如权利要求5所述的半导体存储器件，其中，所述第二移位单元包括：D触发器链，所述D触发器链被配置成顺序地将从所述N个多路复用器中的最后的多路复用器输出的写入命令移位；以及跳越单元，所述跳越单元被配置成响应于所述突发长度信息而跳过所述D触发器链的一部分。7.如权利要求4所述的半导体存储器件，其中，所述逻辑运算单元被配置成执行“或非”运算。8.如权利要求2所述的半导体存储器件，还包括：命令输入模块，所述命令输入模块被配置成接收外部命令；锁存器，所述锁存器被配置成锁存在所述命令输入模块中接收的所述外部命令；以及命令译码器，所述命令译码器被配置成通过对在所述锁存器中获得的经锁存的外部命令译码而产生所述写入命令。9.一种半导体集成电路，包括：至少一个第一地址输入模块，所述至少一个第一地址输入模块被配置成接收与突发排序相关的多个地址的一部分且在写入操作模式中响应于第一使能信号而被选择性地使能；至少一个第二地址输入模块，所述至少一个第二地址输入模块被配置成接收与突发排序相关的所述地址的另一部分且在所述写入操作模式中响应于第二使能信号而被选择性地禁止；至少一个第三地址输入模块，所述至少一个第三地址输入模块被配置成接收除与突发排序相关的所述地址之外的地址且在所述写入操作模式中响应于第三使能信号而被连续地使能；控制信号发生器，所述控制信号发生器被配置成响应于突发长度信息、CAS写入潜伏时间信息、写入命令以及时钟而产生在第一时段中被使能的控制信号；以及使能信号发生器，所述使能信号发生器被配置成响应于所述控制信号、所述第三使能信号、所述突发长度信息和激活信号而产生第一使能信号和第二使能信号，所述激活信号是在所有存储体都处于激活状态中时被使能的信号。10.如权利要求9所述的半导体集成电路，其中，所述第一时段从自外部输入所述写入命令时的时间点开...

【专利技术属性】
技术研发人员：宋清基，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：