半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请交叉引用将2011年9月16日提交的日本专利申请2011-202739的公开内容，包括说明书、附图和摘要整体并入本文作为参考。
本专利技术涉及一种具有使用氮化物半导体层的场效应晶体管的半导体器件以及用于制造该半导体器件的方法。
技术介绍
使用GaN等制成的氮化物半导体层的场效应晶体管具有高耐压和低电阻特性，因此希望该晶体管用作用于电力控制的元件。专利文献1描述了在由GaN制成的沟道层之上形成由AlGaN制成的电子供应层，并且进一步将由AlN制成的栅极绝缘膜以及帽层依次堆叠在电子供应层之上。帽层由具有与势垒层或电子供应层相同晶格常数或热膨胀系数的材料制成。专利文献1日本专利申请公开2008-140813。
技术实现思路
要求用于电力控制的晶体管具有低导通电阻和高阈值电压。但是，使用氮化物半导体层作为沟道的晶体管难以满足全部特性。以下简要说明用于解决本申请中公开的问题的方法中的代表性方法的大致内容。根据一个实施例的半导体器件包括：缓冲层，其由氮化物半导体制成；沟道层，其形成在缓冲层之上并由氮化物半导体制成；以及势垒层，其形成在沟道层之上并由氮化物半导体制成。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。沟道层具有包括第一层、第二层和第三层的三层堆叠层结构。第二层具有比第一层和第三层的电子亲和势高的电子亲和势。根据另一方面的半导体器件包括：缓冲层，其由氮化物层制成；沟道层，其形成在缓冲层之上并由氮化物半导体制成；势垒层，其形成在沟道层之上并由氮化物半导体制成；以及帽层，其形成在势垒层之上并由氮化物半导体制成。极化帽层、势垒层、沟道层以及缓冲层。在帽层和势垒层之间的界面处以及在沟道层和缓冲层之间的界面处，负电荷高于正电荷，而在势垒层和沟道层之间的界面处，正电荷高于负电荷。沟道层具有包括第一层、第二层和第三层的三层堆叠层结构。第二层具有比第一层和第三层的电子亲和势高的电子亲和势。根据另一方面的用于制造半导体器件的方法包括如下步骤：形成由AlxGa1-xN制成的缓冲层；在缓冲层之上形成沟道层，其具有依次堆叠GaN层、InyGa1-yN（此处x<y）以及GaN层的堆叠层结构；在沟道层之上形成由AlzGa1-zN（此处x<z）制成的势垒层；并且在势垒层之上形成由GaN制成的帽层。根据本专利技术，通过使用氮化物半导体层作为沟道的晶体管可以实现高阈值电压以及低导通电阻。附图说明图1是示出根据第一实施例的半导体器件的构造的横截面图；图2是示出沟道层的构造的横截面图；图3是示出构成图1中的场效应晶体管的各层中的导带势能的图表；图4是示出由帽层制成的阱的量子阱模型；图5是示出子带能量En-Ec对与帽层厚度对应的阱宽度W的曲线图；图6是示出当沟道层形成为GaN单层结构时栅电极下的导带势能的模拟结果的曲线图；图7是示出栅电极下的导带势能和载流子密度的模拟结果的曲线图；图8A和8B是示出用于制造图1中所示的半导体器件的方法的横截面图；图9A和9B是示出用于制造图1中所示的半导体器件的方法的横截面图；图10是示出根据第二实施例的场效应晶体管的构造的横截面图；图11A和11B是示出用于制造图10中所示的半导体器件的方法的横截面图；图12是示出根据第三实施例的场效应晶体管的构造的横截面图；图13是示出用于制造图12中所示的半导体器件的方法的横截面图；图14是示出用于制造图12中所示的半导体器件的方法的横截面图；图15是示出用于制造图12中所示的半导体器件的方法的横截面图；以及图16是示出根据第四实施例的电子装置的电路构造的示意图。具体实施方式以下使用附图说明本专利技术的实施例。在所有附图中，将相似的附图标记分配给相似构造的元件，并且可以任意省略其说明。第一实施例图1是示出根据第一实施例的半导体器件的构造的横截面图。半导体器件包括场效应晶体管10。场效应晶体管10包括缓冲层100、沟道层200、势垒层300、帽层400、栅极绝缘膜510以及栅电极520。栅极绝缘膜510例如由Al2O3,SiO2,Si3N4,HfO2,ZrO2,Y2O3,La2O3,Ta2O5,TiO2等形成。栅电极520例如由诸如多晶硅和TiN的材料、诸如W和Mo的金属，或诸如NiSi和WSi的硅化物形成。缓冲层100、沟道层200、势垒层300和帽层400中的任意层是氮化物半导体层。栅极绝缘膜510形成为与帽层400接触。栅电极520形成在栅极绝缘膜510之上。在本实施例中，栅极绝缘膜510形成在帽层400之上。缓冲层100在Si衬底（未示出）之上以Ga晶面生长方式而平行于（0001）晶轴生长。沟道层200外延生长在缓冲层100之上。沟道层200的组成不同于缓冲层100的组成。因此，沟道层200的晶格常数不同于缓冲层100的晶格常数。在沟道层200和缓冲层100的界面处产生压缩应变。因为沟道层200和缓冲层100两者都是氮化物半导体层，各层都被极化。这两层具有不同的极化强度。沟道层200和缓冲层100在这两层的界面处的负电荷高于正电荷的方向上被极化。势垒层300外延生长在沟道层200之上。势垒层300的组成不同于沟道层200的组成。因此，势垒层300的晶格常数不同于沟道层200的晶格常数。在势垒层300和沟道层200的界面处产生压缩应变。由于势垒层300也是氮化物半导体层，因此产生极化。势垒层300具有与沟道层200的极化强度不同的极化强度。势垒层300在势垒层300和沟道层200的界面处在正电荷高于负电荷的方向上被极化。帽层400外延生长在势垒层300之上。帽层400的组成不同于势垒层300的组成。因此，帽层400的晶格常数不同于势垒层300的晶格常数。在帽层400和势垒层300的界面处产生压缩应变。由于帽层400也是氮化物半导体层，因此产生极化。帽层400具有比势垒层300的极化强度不同的极化强度。帽层400在帽层400和势垒层300的界面处在负电荷高于正电荷的方向上被极化。在本实施例中，缓冲层100由i型AlxGa1-xN制成。沟道层200具有堆叠层结构，该堆叠层结构包括包含i型GaN层的多个层。势垒层300由i型AlzGa1-zN制成。帽层400由i型GaN层制成。这里x<z。在本实施例中，场效应晶体管10具有第一杂质层530和第二杂质层540。第一杂质层530是场效应晶体管10的源极并且第二杂质层540是场效应晶体管10的漏极。第一杂质层530和第二杂质层540两者都形成在帽层400、势垒层300以及沟道层200的上部中。第一杂质层530和第二杂质层540例如通过杂质的离子注入形成。例如，当场效应晶体管10是n型晶体管时，第一杂质层530和第二杂质层540具有的杂质是Si，并且当场效应晶体管10是p型晶体管时，第一杂质层530和第二杂质层540具有的杂质是Mg。在帽层400的形成第一杂质层530的区域之上形成源电极532，并且在帽层400的形成第二杂质层540的区域之上形成漏电极542。在势垒层300和沟道层200之间的界面中，在形成了第一杂质层530的区域以及形成了第二杂质层540的区域中形成2维电子气（2DEG）。但是，在该界面中，在位于栅极本文档来自技高网...

【技术保护点】
一种半导体器件，包括：缓冲层，所述缓冲层由氮化物半导体制成；沟道层，所述沟道层形成在所述缓冲层之上并由形成在所述缓冲层之上的氮化物半导体制成；势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成；帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成；栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；并且栅电极，所述栅电极形成在所述栅极绝缘膜之上；其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处产生压缩应变；其中在所述势垒层和所述沟道层之间的界面处产生拉伸应变；其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。

【技术特征摘要】
2011.09.16 JP 2011-2027391.一种半导体器件，包括：缓冲层，所述缓冲层由氮化物半导体制成；沟道层，所述沟道层形成在所述缓冲层之上并由形成在所述缓冲层之上的氮化物半导体制成；势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成；帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成；栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及栅电极，所述栅电极形成在所述栅极绝缘膜之上，其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处产生压缩应变；其中在所述势垒层和所述沟道层之间的界面处产生拉伸应变；其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。2.根据权利要求1所述的半导体器件，其中所述帽层具有1.5nm或更大且5nm或更小的厚度。3.根据权利要求1所述的半导体器件，其中所述堆叠层结构具有双异质结构。4.根据权利要求1所述的半导体器件，进一步包括：第一杂质层，所述第一杂质层形成在所述势垒层和所述帽层中没有与所述栅电极重叠的区域中；第二杂质层，所述第二杂质层具有与所述第一杂质层相同的导电类型，并且在所述势垒层和所述帽层中通过所述栅电极位于所述第一杂质层的相对侧；源电极，所述源电极形成在所述第一杂质层之上；以及漏电极，所述漏电极形成在所述第二杂质层之上。5.根据权利要求1所述的半导体器件，进一步包括：第一杂质层，所述第一杂质层形成在所述势垒层和所述帽层中没有与所述栅电极重叠的区域中；第二杂质层，所述第二杂质层具有与所述第一杂质层相同的导电类型，并且在所述势垒层中通过所述栅电极位于所述第一杂质层的相对侧；源电极，所述源电极形成在所述第一杂质层之上；以及漏电极，所述漏电极形成在所述第二杂质层之上，其中所述帽层、所述栅极绝缘膜以及所述栅电极形成在所述势垒层的一部分之上。6.根据权利要求1所述的半导体器件，还包括：电子供应层，所述电子供应层形成在所述帽层之上并且为氮化物半导体层；以及凹部，所述凹部形成在所述电子供应层中并到达所述帽层，其中所述栅极绝缘膜的至少一部分形成在所述凹部的侧表面和底表面上；并且其中所述栅电极的至少一部分嵌入所述凹部中。7.根据权利要求1所述的半导体器件，其中所述半导体器件满足公式(1)，Vmis-(Vappl-Vth)(Ts+Th)/(Tf+Ts+Th)＞0·····(1)其中Vmis：当所述栅极绝缘膜下的所述沟道层作为MOS晶体管操作时的阈值电压，Vappl：施加到所述栅电极的电压，Vth：在所述栅电极下的所述沟道层中形成2DEG所需的电压，Ts：所述帽层的厚度，Th：所述势垒层的厚度，以及Tf：所述栅极绝缘膜的厚度。8.一种半导体器件，包括：缓冲层，所述缓冲层由氮化物半导体制成；沟道层，所述沟道层形成在所述缓冲层之上并由氮化物半导体制成；势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成；帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成；栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及栅电极，所述栅电极形成在所述栅极绝缘膜之上，其中所述帽层、所述势垒层、所述沟道层以及所述缓冲层被极化；其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处，负电荷高...

【专利技术属性】
技术研发人员：井上隆，中山达峰，冈本康宏，宫本广信，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：